CN201167317Y - 一种降低基带时钟信号高次谐波干扰的电路 - Google Patents

Abstract

本实用新型公开了一种降低基带时钟信号高次谐波干扰的电路，包括时钟信号发生器、信号接收电路，所述时钟信号发生器与信号接收电路之间串联一电感。所述时钟信号发生器所发出时钟信号的高次谐波干扰信号对应的频率在所使用的通讯频段范围内，电感的自谐振频率为所述高次谐波干扰信号所对应的频率。本实用新型在基带时钟信号传输链路上串联一电感，在低频段基带时钟信号可正常通过；而在高频段，可将干扰信号直接阻隔抑制掉，降低对射频接收信号的干扰，接收掉话电平与不受干扰的情况下差异大幅度降低，很好地解决了基带时钟信号产生的高次谐波干扰射频信号的问题。

Description

一种降低基带时钟信号高次谐波干扰的电路

技术领域

本实用新型属于通讯系统中基带时钟信号高次谐波干扰领域，具体涉及一种降低基带时钟信号高次谐波干扰的电路。

背景技术

随着电器、电子设备的大量应用，电磁波无处不在，无时不在，它们对电子设备而言都是潜在的干扰源。在高速电路及系统设计中，高频信号线、集成电路的引脚、各类接插件等都可能成为具有天线特性的辐射干扰源，能发射电磁波并影响其他系统或本系统内其他子系统的正常工作。在实际工程中，两个设备之间发生干扰通常包含着许多种途径的耦合。正因为多种途径的耦合同时存在，反复交叉，共同产生干扰，才使得电磁干扰变得难以控制。

现有技术在控制电磁干扰方法上，除了采用众所周知的抑制干扰传播的技术，如屏蔽、接地、搭接、合理布线等方法外，还采取了回避和疏导的技术处理，如空间方位分离、频率划分与回避、滤波、吸收和旁路等。目前，对于传导干扰需采用滤波技术，即采用EMI(ElectroMagnetic Interference，电磁干扰)滤波器件加以抑制；对于辐射干扰需采用屏蔽技术加以抑制。

采用传统的设计电路，时钟信号传输链路上携有大量的基带时钟信号的高次谐波分量，造成高次谐波干扰，手机射频接收信号的掉话电平恶化较大。图1为基带主芯片时钟信号模块至手机卡座的时钟信号链路传统电路框图。从基带主芯片时钟信号模块1出来的时钟信号通过电阻3及旁路电容4后进入手机卡座2中。该条链路中富含了时钟信号频率的各高次谐波分量，在小灵通通讯频段范围内，包括了其5个高次谐波分量所在的频点，分别对应于4、20、36、52、68通讯信道，主要在1.9GHz频率附近。具体信道参数如下：

4CH：频率为1896MHz，对应该时钟信号的第395次谐波频率；

20CH：频率为1900.8MHz，对应该时钟信号的第396次谐波频率；

36CH：频率为1905.6MHz，对应该时钟信号的第397次谐波频率；

52CH：频率为1910.4MHz，对应该时钟信号的第398次谐波频率；

68CH：频率为1915.2MHz，对应该时钟信号的第399次谐波频率。

该条链路中的旁路电容4并未对需要抑制的高频干扰信号进行很好的短路滤除，使得4、20、36、52、68这些信道上的射频接收信号的掉话电平要比起其它信道上的要差。时钟信号的高次谐波分量通过手机卡座2向手机整机(图中未示出)空间辐射电磁信号，对手机接收信号造成电磁干扰，直接影响了手机射频指标性能，使得通讯效果较差。

实用新型内容

本实用新型的目的在于克服现有技术的不足，提供一种降低基带时钟信号高次谐波干扰的电路。该电路可抑制基带时钟信号的高次谐波，减少了电磁干扰，应用起来通讯效果佳。

为解决上述技术问题，本实用新型是通过以下技术方案实现的：

一种降低基带时钟信号高次谐波干扰的电路，包括时钟信号发生器、信号接收电路，所述时钟信号发生器与信号接收电路之间串联一电感。

所述时钟信号发生器所发出时钟信号的高次谐波干扰信号对应的频率在所使用的通讯频段范围内(不同通讯制式的相关电路有不同的通讯频段范围)。

所述电感的自谐振频率为所述高次谐波干扰信号所对应的频率。

进一步地，所述时钟信号发生器发出的时钟信号频率为4.8MHz。

所述电感的电感值为22nH。

本实用新型根据时钟信号发生器落在通讯频段内的高次谐波干扰信号的频率大小来选择具有滤除该频率信号特性的电感(其自谐振频率即为需要抑制的时钟信号高次谐波频率)，用该电感来抑制高次谐波干扰信号以降低电磁干扰。

本实用新型的具有以下有益效果：本实用新型设计了一种简单电路，在基带时钟信号传输链路上串联一电感，在低频段基带时钟信号可正常通过；而在高频段，可将干扰信号直接阻隔抑制掉，降低对射频接收信号的干扰，接收掉话电平与不受干扰的情况下差异大幅度降低，很好地解决了基带时钟信号产生的高次谐波干扰射频信号的问题。

附图说明

图1是基带主芯片时针信号模块至手机卡座的时钟信号链路传统电路框图；

图2为本实用新型电路的一个实施例，是基带主芯片时钟信号模块至手机卡座的时钟信号链路电路框图：

图3是图2电路在高频信号下的等效电路框图；

图4是图2中电感的阻抗值随频率变化的特性曲线。

具体实施方式

为了更好地理解本实用新型，下面结合附图和具体实施例对本实用新型作进一步地描述。

在电路板中电感用于对电磁干扰的控制。对于一个电感而言，电感阻抗随频率的增加而线性增加，描述公式为X_L＝2πfL，其中X_L是感抗(单位Ω)，f是频率(单位Hz)，L是电感(单位是H)。低频时，电感具有相应的一定阻抗值，而在高频阶段，其集中等效模型为一电感与电容并联后在与一电阻串联形成。电感在直流阶段阻抗值基本为零，其能通直流；随着频率的增加其感抗不断增大，当其达到自身的谐振频率点时，产生谐振，使其感抗达最大值，对相应频率产生高阻抗，此时相当于一个带阻滤波器。本实用新型即利用电感的这一特性来解决我们实际中经常遇到的高频干扰问题。

请参阅图2，它是基带主芯片时钟信号模块至手机卡座的时钟信号链路电路框图，其时钟信号发生器为基带主芯片时钟信号模块1，可发出时钟信号；信号接收电路为手机卡座2，基带主芯片时钟信号模块1与手机卡座2之间串联一电感5。可直接用来滤除时钟信号链路上通讯频段内的高次谐波分量。在低频阶段，该电感5具有一定的阻抗值，能同样起到原来电阻平滑时钟信号的作用；而在高频阶段，其等效电路请参阅图3，此时电感集中等效模型为电感5与电容4并联后再与电阻3串联形成。电感5和电容4形成并联谐振电路，当频率达到其自谐振频率后，电感5和电容4产生谐振，对该频率上的信号呈现高阻抗状态，使该频率上的信号产生很大衰减，类似于一带阻滤波器，能很好的滤除该频段的信号。

该基带主芯片时钟信号模块1所发出时钟信号的高次谐波干扰信号对应的频率在所使用的通讯频段范围内，电感5的自谐振频率为高次谐波干扰信号所对应的频率。适当的选择电感值及其自谐振频率可为我们滤除高频干扰信号，可达到降低高频电磁干扰的目的，解决手机整机接收掉话电平高的问题。由于所要滤除的高频干扰信号为1.9GHz频率附近的一些点频信号，所有的点频信号占据了19.2MHz的带宽，因此可采用自谐振频点在1.9GHz附近的电感值为22nH的电感5，将其串联进基带主芯片时钟信号模块1及手机卡座2之间，完全替代了原来的串联电阻3再并联电容4的结构(参见图1)。此电感，对于4.8MHz的基带时钟信号可正常通过，但时钟信号的高次谐波分量经过时，其呈现高阻状态，高频信号在此被衰减阻隔掉。

请参阅图4，Z为电感阻抗，f为频率。4.8MHz基带时钟信号经过该电感时，其对应的感抗将近20Ω，与原电阻阻抗值为同一量级，起到一定程度的平滑时钟信号作用；而1.9GHz及附近的高频分量信号经过该电感时，其感抗达到近200Ω，呈现高阻状态，使这些高频信号分量在此处产生较大衰减，很大程度上阻隔了高频干扰信号进入手机卡座，极大地减少了电磁干扰。

此实用新型电路亦可用于其他通讯制式的相关电路中，即只要改变两端的时钟信号发生器及信号接收电路种类即可。针对不同的时钟信号频率及高次谐波干扰频率，选取适当的电感可达到降低干扰信号的目的。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，应当指出，对于本领域的普通技术人员来说，凡是本实用新型的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种降低基带时钟信号高次谐波干扰的电路，包括时钟信号发生器、信号接收电路，其特征在于，所述时钟信号发生器与信号接收电路之间串联一电感。

2.根据权利要求1所述的降低基带时钟信号高次谐波干扰的电路，其特征在于，所述时钟信号发生器所发出时钟信号的高次谐波干扰信号对应的频率在所使用的通讯频段范围内。

3.根据权利要求2所述的降低基带时钟信号高次谐波干扰的电路，其特征在于，所述电感的自谐振频率为所述高次谐波干扰信号所对应的频率。

4.根据权利要求3所述的降低基带时钟信号高次谐波干扰的电路，其特征在于，所述时钟信号发生器发出的时钟信号频率为4.8MHz，所述电感的电感值为22nH。

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