CN1971542A

CN1971542A - 磁盘阵列协处理控制卡

Info

Publication number: CN1971542A
Application number: CN 200610125188
Authority: CN
Inventors: 冯丹; 童薇; 刘景宁; 张宇; 田磊; 柴红刚
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2006-11-29
Filing date: 2006-11-29
Publication date: 2007-05-30
Anticipated expiration: 2026-11-29
Also published as: CN100504822C

Abstract

磁盘阵列协处理控制卡，属于计算机存储技术领域，目的在于加快XOR运算的执行速度、增强数据安全性，提高存储访问速度，用于启动磁盘阵列系统。本发明包括PCI接口、XOR处理引擎、加密逻辑单元、Flash Memory接口、NVRAM接口，以及Flash Memory芯片和NVRAM芯片，本发明具有PCI接口、采用FPGA实现，有很强的灵活性，其XOR处理引擎、加密逻辑单元、板载NVRAM能提高系统的I/O处理能力、数据安全性，缩短I/O响应时间，可以有效改善存储访问速度、解决存储安全等问题；保证了磁盘阵列控制系统的可靠性和稳定性，可用于磁盘阵列存储系统的启动并增强其性能。

Description

磁盘阵列协处理控制卡

技术领域

本发明属于计算机存储技术领域，具体涉及一种磁盘阵列协处理控制卡，用于通过PCI设备启动磁盘阵列系统、提高系统性能。

背景技术

采用通用计算机部件构成的集成式磁盘阵列，其传统启动设备包括软盘、硬盘以及DOM、USB设备等。考虑到阵列系统的可靠性、稳定性、成本以及数据安全的要求，不适合采用软盘、硬盘或其它常规启动设备。另一方面，这些设备也不具备提供增强磁盘阵列性能的功能。

目前使用的磁盘阵列控制卡通过PCI接口连接到主机上，并提供多个硬盘接口，在主机内部构建磁盘阵列。这种磁盘阵列控制卡需要主机操作系统的支持，本身不能作为启动设备。这种磁盘阵列协处理卡采用专用集成电路芯片实现，硬件功能不能更改。另外一些协处理卡只具备单一功能，如专门进行数据加密的协处理卡及专门执行XOR运算的协处理卡。这类协处理卡有些用专用集成电路芯片实现，有些用FPGA实现。

发明内容

本发明提出一种磁盘阵列协处理控制卡，目的在于加快XOR运算的执行速度、增强数据安全性，提高存储访问速度，用于启动磁盘阵列系统。

本发明的一种磁盘阵列协处理控制卡，包括PCI接口、XOR处理引擎、加密逻辑单元、Flash Memory接口、NVRAM接口，以及Flash Memory芯片和NVRAM芯片，其中Flash Memory芯片和NVRAM芯片分别与Flash Memory接口、NVRAM接口电信号连接，XOR处理引擎、加密逻辑单元、Flash Memory接口及NVRAM接口通过PCI后端设备信号与PCI接口连接；PCI接口完成主机与本磁盘阵列协处理控制卡之间的命令和数据交互；XOR处理引擎完成异或运算；加密逻辑单元执行加密处理；Flash Memory接口和NVRAM接口分别负责控制Flash Memory芯片和NVRAM芯片；Flash Memory芯片用作PCI卡的扩展ROM，同时存放磁盘阵列控制程序；NVRAM芯片用作磁盘阵列的高速缓存。

所述的磁盘阵列协处理控制卡，其特征在于：所述Flash Memory芯片作为扩展ROM，存放遵循BBS协议的固件；对于磁盘阵列控制软件采用的操作系统pSOS+，VxWorks或Linux，该固件分别为遵循BBS协议的相应的版本。

所述的磁盘阵列协处理控制卡，其进一步特征在于：采用FPGA实现所述PCI接口、XOR处理引擎、加密逻辑单元、Flash Memory接口和NVRAM接口；所述Flash Memory芯片和NVRAM芯片为板载存储器。

所述的磁盘阵列协处理控制卡，所述XOR处理引擎可以包括XOR运算单元、双端口数据RAM、双端口地址RAM、局部Master模块、DMA模块和局部Target模块；XOR运算单元负责数据的异或运算；双端口数据RAM用于保存异或运算的中间结果和最终结果；双端口地址RAM用于保存待处理数据块的内存首地址以及返回的处理结果的内存首地址；局部Master模块负责通过PCI接口访问主机内存；DMA模块负责控制局部Master模块，并向上层软件提供访问接口；局部Target模块负责将通过PCI接口传输的待处理数据块首地址以及计算结果存放首地址存入双端口RAM 260中。

本发明中PCI接口是阵列主机与磁盘阵列协处理控制卡之间进行命令、数据交互的界面。当主机需要访问磁盘阵列协处理控制卡时，通过PCI接口向磁盘阵列协处理控制卡发出请求命令，磁盘阵列协处理控制卡根据命令的内容作相应的操作，包括读写板载存储器、执行XOR运算和加密处理，完成后再通过PCI接口提交返回的数据。PCI接口是广泛使用的计算机外部设备接口，保证了本磁盘阵列协处理控制卡具有良好的兼容性。

XOR处理引擎和加密逻辑单元能高速执行大批量数据的异或运算和加密运算，并使用DMA控制器完成片内RAM(Random Access Memory，随机访问存储器)和主机内存之间的数据传输。

磁盘阵列协处理控制卡的扩展ROM中包括三个数据结构：扩展ROM头部(Option ROM Header)、PCI头部(PCI Data Structure)和PNP扩展头部(PNP Expansion Header)。扩展ROM头部用于对整个扩展ROM的总体参数和组织结构等进行定义，它还包括INIT函数的入口点。PCI头部定义了与该设备相关的基本参数。PNP扩展头部则定义了BBS协议规定的参数，包括BEV(Bootstrap Entry Vector)设备的入口地址。此外扩展ROM中还包括INIT函数。INIT函数在BIOS的POST过程中执行，它用于检测BIOS是否支持BBS。BEV设备的入口地址指向定制的加载程序，该程序将操作系统加载程序和操作系统内核拷贝到内存中，并启动操作系统加载程序的执行。

本发明是具有PCI接口、采用FPGA实现的非常规启动设备，其XOR处理引擎、加密逻辑单元、板载NVRAM能提高系统的I/O处理能力、数据安全性，缩短I/O响应时间。同时，本发明采用FPGA实现，有很强的灵活性，通过对FPGA配置文件的修改，可以针对具体的应用提供不同的功能部件，如增加XOR处理引擎的数量、采用不同的加密算法等。将实现这种PCI接口的多功能磁盘阵列协处理控制卡的方法应用于存储系统控制卡的设计中，可以有效的改善存储访问速度、解决存储安全等问题；本发明实现的磁盘阵列协处理控制卡，保证了磁盘阵列控制系统的可靠性和稳定性，可用于磁盘阵列存储系统的启动并增强其性能。

附图说明

图1为本发明的结构示意图；

图2为本发明XOR处理引擎的结构示意图；

图3为本发明加密逻辑单元的处理流程框图；

图4为一次加密迭代的处理流程框图。

具体实施方式

下面结合附图对本发明作进一步说明。

如图1所示，本发明的协处理控制卡包括由FPGA器件实现的PCI接口110、Flash Memory接口120、XOR处理引擎130、加密逻辑单元140和NVRAM接口150，以及板载存储器Flash Memory芯片160和NVRAM芯片170几个主要部分。PCI接口110为32位/64位33MHz/66MHz的PCI(Peripheral Component Interconnect)接口，亦可以采用更高速的PCI-X接口而获取更高的速度性能。主机通过PCI接口访问Flash Memory接口120、XOR处理引擎130、加密逻辑单元140和NVRAM接口150。Flash Memory芯片160用作PCI卡的扩展ROM，同时存放磁盘阵列控制程序；NVRAM芯片170用作磁盘阵列的Cache。

图2为XOR处理引擎的处理流程结构框图。XOR处理引擎包括XOR运算单元240、双端口数据RAM250、双端口地址RAM260、局部Master模块210、DMA模块220和局部Target模块230。XOR运算单元240负责数据的异或运算；双端口数据RAM250用于保存异或运算的中间结果和最终结果；双端口地址RAM260用于保存待处理数据块的内存首地址以及返回的处理结果的内存首地址；局部Master模块210负责通过PCI接口访问主机内存；DMA模块220负责控制局部Master模块，并向上层软件提供访问接口；局部Target模块230负责将通过PCI接口传输的待处理数据块首地址以及计算结果存放首地址存入双端口RAM260中。

当需要对数据块执行XOR处理时，程序先将待处理数据块的首地址和计算结果存放首地址通过局部Target模块230依次写入双端口地址RAM260中，并将待处理的数据块数目和大小传递给DMA模块220，DMA模块220随即读取双端口地址RAM260中的待处理数据块的首地址，通过局部Master模块210读取内存中的待处理数据并存入双端口数据RAM250中，随后XOR运算单元240执行数据的异或运算，当处理完全部数据后，DMA模块220再次通过局部Master模块210将计算结果送到主机内存中的指定地址。

图3为加密逻辑单元的处理流程框图，采用的加密算法为数据加密标准算法(Data Encryption Stamdard，DES)，64位明文数据经过初始置换、16次加密迭代、逆初始置换之后以64位密文数据输出。

图4为一次加密迭代的处理流程，进入加密迭代的64位数据，左边32位构成L_i-1，右边32位构成R_i-1；64位密钥经过变换产生16个子密钥，分别供16次加密迭代使用；扩充置换E将32位R_i-1扩充为48位输出；该输出与子密钥作异或运算，得到的结果作为选择函数组S的输入；选择函数组S根据输入数据确定其对应的每个选择矩阵的行号和列号，由此得到32位输出；该输出通过置换运算P得到的结果与L_i-1异或得到下一次迭代的右边32位数据Ri；而R_i-1作为下一次迭代的左边32位数据L_i。

系统上电后，FPGA由其专用的配置芯片进行主动配置，10秒钟内磁盘阵列协处理控制卡完成自身初始化工作。在系统自检POST(Power-On Self Test)过程中，BIOS会发现磁盘阵列协处理控制卡为启动设备。接着磁盘阵列协处理控制卡BIOS的INIT功能检测系统BIOS是否支持BBS，如果支持则按BBS协议给出返回值，如果不支持则抢占19H中断。在POST正常完成后，则调用19H中断进行系统引导，19H中断服务例程会执行磁盘阵列协处理控制卡的加载程序，将操作系统加载程序和目标文件加载到内存中，跳转至操作系统加载程序入口处，完成引导。至此，磁盘阵列进入正常工作状态，控制程序协调和控制整个系统，通过对PCI协处理控制卡寄存器的访问指挥协处理控制卡执行对数据的缓存、加密以及异或运算等操作。

Claims

1.一种磁盘阵列协处理控制卡，包括PCI接口、XOR处理引擎、加密逻辑单元、Flash Memory接口、NVRAM接口，以及Flash Memory芯片和NVRAM芯片，其中Flash Memory芯片和NVRAM芯片分别与Flash Memory接口、NVRAM接口电信号连接，XOR处理引擎、加密逻辑单元、Flash Memory接口及NVRAM接口通过PCI后端设备信号与PCI接口连接；PCI接口完成主机与本磁盘阵列协处理控制卡之间的命令和数据交互；XOR处理引擎完成异或运算；加密逻辑单元执行加密处理；Flash Memory接口和NVRAM接口分别负责控制Flash Memory芯片和NVRAM芯片；Flash Memory芯片用作PCI卡的扩展ROM，同时存放磁盘阵列控制程序；NVRAM芯片用作磁盘阵列的高速缓存。

2.如权利要求1所述的磁盘阵列协处理控制卡，其特征在于：所述Flash Memory芯片作为扩展ROM，存放遵循BBS协议的固件；对于磁盘阵列控制软件采用的操作系统pSOS+，VxWorks或Linux，该固件分别为遵循BBS协议的相应的版本。

3.如权利要求1或2所述的磁盘阵列协处理控制卡，其特征在于：采用FPGA实现所述PCI接口、XOR处理引擎、加密逻辑单元、FlashMemory接口和NVRAM接口；所述Flash Memory芯片和NVRAM芯片为板载存储器。

4.如权利要求3所述的磁盘阵列协处理控制卡，其特征在于：所述XOR处理引擎包括XOR运算单元、双端口数据RAM、双端口地址RAM、局部Master模块、DMA模块和局部Target模块；XOR运算单元负责数据的异或运算；双端口数据RAM用于保存异或运算的中间结果和最终结果；双端口地址RAM用于保存待处理数据块的内存首地址以及返回的处理结果的内存首地址；局部Master模块负责通过PCI接口访问主机内存；DMA模块负责控制局部Master模块，并向上层软件提供访问接口；局部Target模块负责将通过PCI接口传输的待处理数据块首地址以及计算结存放首地址存入双端口RAM 260中。