CN1965311A - 在就地计算中具有用于最小潜伏的分区存储的快速傅立叶变换电路 - Google Patents
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Abstract
一种快速傅立叶变换电路(10)，系使用一个基数四的蝶形单元(12)与用于储存明定数目的数据值的分区存储(16a、16b)而实现。该基数四的蝶形单元系配置以完成规定数目的快速傅立叶变换阶段(30a、30b、30c)的操作，各阶段包含相对于规定数目数据值的规定数目就地计算操作(32)。该分区存储系包含第一存储部分与第二存储部分，而将该用于快速傅立叶变换电路的数据值(34、36)均等地分配以储存在第一与第二存储部分，以确保各就地计算操作系基于从各第一与第二存储部分撷取一相等数目的数据值。
Description
技术领域
本发明系关于在一个实时系统的快速傅立叶(Fourier)变换电路的实现，例如符合IEEE802.11a标准的正交分频多任务接收器(OrthogonalFrequency Division Multiplexing receiver)。
背景技术
快速傅立叶变换(FFT)与反快速傅立叶变换(IFFT)已时常地被应用在近代通讯系统，其系归因于其在正交分频多任务(OFDM)系统的效率，如数字用户回路家族(xDSL)调制解调器、高清晰度电视(HDTV)与无线局域网络应用。无线局域网络应用的例子包含无线局域网络(wireless LANs；即具有固定近接点(fixed access points)的无线基础结构)、行动随意式网络(mobile ad hoc network)等。特定言之，该IEEE802.11a标准称为”无线局域网络媒介近接控制层(MAC)与实体层(PHY)规格：在5GHz频带内的高速实体层”，系指明一无线局域网络的正交分频多任务实体层具有数据有效负荷通讯能力达54Mbps。该IEEE802.11a标准指明一实体层系统使用52个副载波频率，其系使用二元相移键控调变或四相移键控调变(BPSK/QPSK，binary phase shiftkeying/quadrature phase shift keying)、16-二维振幅调变或64-二维振幅调变(16-QAM/64-QAM)。
该快速傅立叶变换最基础的计算组件系为蝶形单元(butterflyelement)，在其最简单形式：基数二(radix-2)变换二复值(two complexvalues)成为其它二复值。该蝶形单元系用以完成多重计算于该变换的不同阶段，其结果综合于从时域至频域或从频域至时域。
该蝶形单元完成的大量计算操作，其系需要高度地有效率设计以便在如无线局域网络(wireless LANs)的实时系统可以实行。例如，具有四个输入与四个输出的基4蝶形单元，其系用以减少在快速傅立叶变换处理期间所需的乘法操作数目。较高基数的蝶形单元能减少存储访问速率(memory access rate)、算术工作量与电源消耗量。有效率的存储分配亦系重要考量：就地计算已用以减少存储需求，其系藉由各自的蝶形单元生成的输出值(如从频域)重复写入供给至蝶形单元的输入值(如从时域)。
然而，该蝶形单元的使用系需要一大量的重复存储读写操作以撷取输入值与储存输出值。因此，以任意技术实现快速傅立叶变换架构可能导致存储无效率使用，而海量存储器控制器资源的需求系增加电路成本与或降低快速傅立叶变换电路的效能。
发明内容
鉴于上述习知技术的问题，本发明提供一种快速傅立叶变换电路，其系提供最小潜伏(minimal latency)、最佳存储利用与最佳电源效率。
本发明亦提供在快速傅立叶变换电路内的蝶形单元达到最佳利用与最小闲时。本发明亦使无线电对讲机能以最小等化误差(minimumequalization error)完成接收调频讯号的等化。
本发明可达成上述与其它需求，此快速傅立叶变换电路系使用一个基数四的蝶形单元与用于储存规定数目的数据值的分区存储而实现。该基数四的蝶形单元系配置以完成规定数目的快速傅立叶变换阶段的操作，各阶段包含相对于规定数目数据值的规定数目就地计算操作。该分区存储系包含第一存储部分与第二存储部分，且该用于快速傅立叶变换电路的数据值均等地分配以储存在第一与第二存储部分，以确保各就地计算操作系基于从各第一与第二存储部分撷取一个相等数目的数据值。
本发明中的一观点提供一种在快速傅立叶变换电路具有至少一个基数四(或更高阶)蝶形单元的方法。该方法包含各自地储存相等份量的第一与第二存储部分的规定数目数据值于第一与第二存储部分，其系根据一个规定映像以确保第一与第二存储部分被访问于各就地计算的操作。该方法亦包含执行规定数目的快速傅立叶变换阶段，各阶段具有相对于规定数目数据值的规定数目就地计算操作，此包含完成各就地计算操作的执行步骤为：(1)同时地从第一存储部分与第二存储部分访问一个相等数目的已储存数据值；及(2)供给已访问数据值至该至少为基数四的蝶形单元于各自的计算结果的计算。
本发明其中的另一观点提供一种快速傅立叶变换电路。该快速傅立叶变换电路系包含至少一个基数四(或更高阶)蝶形单元，其系配置以因应收到已访问数据值以生成计算结果、第一与第二存储部分与存储控制器。该第一与第二存储部分系配置以储存相等份量的第一与第二存储部分的规定数目数据值于就地计算操作。该存储控制器系配置以各自地储存相等份量的第一与第二存储部分的规定数目数据值于第一与第二存储部分，其系根据一个规定映像(prescribed mapping)以确保第一与第二存储部分被访问于各就地计算的操作。该存储控制器亦设成以执行规定数目的快速傅立叶变换阶段，各阶段具有一相对于规定数目数据值的规定数目就地计算操作，其系基于：(1)同时地从第一存储部分与第二存储部分访问一相等数目的已储存数据值；及(2)供给已访问数据值至该至少为基数四的蝶形单元于各自的计算结果的计算。
本发明的其它优点与新颖特征将陈述于接下来的叙述，且熟知此技术者可在阅读说明书后更加了解本发明。借助于在申请专利范围特别指出的手段与组合，本发明的优点得以实现与达成。
附图说明
藉由参照所附之图标可更了解本发明上述之说明，图标中类似组件标有类似的参考符号，且其中：
图1系根据本发明之一具体实施例图标具有第一与第二存储部分的快速傅立叶变换电路；
图2系根据本发明之一具体实施例图标藉由第1图之该快速傅立叶变换电路完成之三阶段快速傅立叶变换计算，其系从各第一与第二存储部分对各就地计算操作使用相等数目之已储存数据值；
图3A与图3B系图标由图2完成该三阶段快速傅立叶变换计算之替代方法；
图4A与图4B系各自地根据图3A与图3B就地计算序列之时间简图，其系图标由存储控制器14执行之存储读写操作以完成该三阶段快速傅立叶变换计算；以及
图5系由图1实现的快速傅立叶变换电路图。
主要组件符号说明
10快速傅立叶变换电路
12蝶形单元
14存储控制器
16a第一记忆库
16b第二记忆库
具体实施方式
图1系根据本发明的一具体实施例图标快速傅立叶变换电路10配置以完成快速傅立叶变换或反快速傅立叶变换于规定数目(prescribednumber)的数据值(data value)。该快速傅立叶变换电路10系包含一基数四(Radix-4)蝶形单元12(butterfly element)、一存储控制器14(memorycontroller)与数个存储部分(memory portion)，亦可称为记忆库(memorybank)16a与16b。
该基4蝶形单元12系配置成以同时地接收四个输入(A1、A2、B1、B2)并生成且同时地输出四个计算结果(A’1、A’2、B’1、B’2)，其系根据已知的基数四蝴蝶操作以完成快速傅立叶变换计算。
该等存储部分16a与16b系配置成以储存相等份量的规定数目的数据值于就地(in-place)计算的操作。特定言之，假设生成一六十四点(64-point)快速傅立叶变换，各存储部分16a与16b系配置成以储存一半的输入点(input point)，因此，此例中各存储部分即储存三十二点。
如以下的叙述，该存储控制器14系配置成以初始地储存该等六十四点数据值至该等记忆库16a与16b，其系根据规定的映像(prescribedmapping)以确保各记忆库16a与16b访问于各就地计算的操作。
如图1所示，该存储控制器14系配置成以从输入供给路径20(inputsupply path)接收六十四个数据值(即规定数目的数据值)而根据规定的映像初始地储存该等六十四个数据点(data point)。如图1所示，该存储控制器14控制由该等数据点至该等记忆库16a与16b的规定映像如下：
第一记忆库(16b)，系储存下列各点：
0、2、5、7、8、10、13、15、17、19、20、22、25、27、28、30、32、34、37、39、40、42、45、47、79、51、52、54、57、59、60、62；与
第二记忆库(16a)，系储存下列各点：
1、3、4、6、9、11、12、14、16、18、21、23、24、26、29、31、33、35、36、38、41、43、44、46、48、50、53、55、56、58、61、63。
该存储控制器14系使用就地计算以维护该明订映像的数据点。存储访问藉由确保两记忆库16a与16b均同时地访问各读取操作与两记忆库16a与16b均同时地访问各写入操作因而最佳化。更进一步，如同双端口(dual port)存储装置的该等存储部分16a与16b，其配置系使该等记忆库16a与16b能同时的读取与写入操作(即平行完成)。因此，所有的数据路径18a、18b、18c与18d(data path)在一规定的时钟周期(Clock Cycle)期间能够同时被利用，藉以最佳化存储的利用与最小化潜伏(latency)。
该存储控制器14系配置成以实现就地计算，其系藉由供给此四个输入(A1、A2、B1、B2)至该蝶形单元12与从该蝶形单元12传送此四个输出(A’1、A’1、B’1、B’2)至该等存储部分16a与16b。特定言之，该存储控制器14系配置成以在各时钟周期经由数据路径18a与18b各自同时地撷取该存储部分”Bank 2”16a的数据值(A)与该存储部分”Bank1”16b的数据值(B)。该存储控制器14亦配置成以在各时钟周期经由数据路径18c与18d各自同时地储存计算结果(A’)至第一存储部分16a与计算结果(B’)至第二存储部分16b。
例如，将该存储控制器14配置成以同时地在时钟周期C1从各自的存储部分16a与16b撷取已储存的数据值A1与B1且在时钟周期C2从各自的存储部分16a与16b撷取已储存的数据值A2与B2；该存储控制器14缓冲该等在第一时钟周期C1期间撷取的已访问数据值A1与B1，使该四个输入A1、A2、B1与B2在该时钟周期C2期间能平行地供给至该蝶形单元12。该等计算结果A’1、A’2、B’1与B’2藉由该蝶形单元12平行地被输出。
如以下的叙述，该存储控制器14藉由输出该等计算结果A’1、A’2、B’1、B’2至对应于该等原始输入A1、A2、B1、B2的该等地址位置以完成就地计算。
图2系根据本发明的一具体实施例表示藉由该快速傅立叶变换电路10完成的三阶段(3-stage)快速傅立叶变换计算，其系从各第一与第二存储部分16a与16b对各就地计算操作使用相等数目的已储存数据值。如图2所示，藉由该快速傅立叶变换电路10的该快速傅立叶变换计算系以三个阶段30a、30b与30c完成，而各阶段包含十六个操作32。例如，该基4蝶形单元12执行阶段1操作0(S1_Op0)系基于该存储控制器14撷取与供给此四个数据点”0”、”16”、”32”与”48”(即该等输入B1、A1、B2、A2)至该蝶形单元12。
就地计算系藉由该存储控制器14储存该等计算结果B’1、A’1、B’2与B’1至利用于该等原始数据点”0”、”16”、”32”与”48”的相同各自的存储位置而实现。
如图2所示，各圈选34的数据点系储存于第一记忆库(“Bank2”)16a而各未圈选的数据点36系储存于第二记忆库(“Bank2”)16b。因此，用于各阶段30a、30b与30c的各计算操作32系包含来自第一存储部分(Bank2)16a与第二存储部分(Bank1)16b相等数目的数据点。因此，该等数据点入成该等记忆库16a与16b的该规定的映像确保第一与第二记忆库16a与16b被访问于各就地计算操作。
图3A与图3B系图标执行图2的该三阶段快速傅立叶变换计算的替代方法。图3A图标各阶段有顺序的执行过程的操作，在此该存储控制器14系配置成以每阶(per-stage)的顺序供给该等数据值。特定言之，该存储控制器14系在开始第二阶段操作30b(在步骤42)之前产生(在步骤40)所有第一阶段的操作(从S1_Op0至S1_Op15)30a的执行。因此，在已经完成就地第一阶段计算操作30a的规定顺序后开始第二阶段操作(从S1_Op0至S1_Op15)30b(在步骤42)。完成第二阶段操作30b后(在步骤42)，该存储控制器14开始第三阶段操作30c(在步骤44)。
图4A系根据图3A方法的时序图以图标该三阶段快速傅立叶变换的执行过程。如图4A所示，对于第一阶段操作0，该存储控制器14在事件60(时钟周期1)分别从第一记忆库16b与第二记忆库16a同时地访问数据点”0”与数据点”16”的该等已储存数据值。任何括号内的操作(如在时钟周期1与2的”(0)”)系表示下一个由该蝶形单元12完成的操作。在事件62(时钟周期2)，该存储控制器14系同时地从第一记忆库16b与第二记忆库16a各自地访问数据点”32”与”48”的该等已储存数据值且按照输入A1、A2、B1、B2供给该等已撷取数据值。该蝶形单元12系在事件64(时钟周期3)执行第一阶段操作0(S1_Op0)并输出该等结果成果A’1、A’2、B’1、B’2。
在事件64(时钟周期3)期间，该存储控制器14系同时地：储存结果成果B’1至第一记忆库16b的数据点”0”的位置；储存结果成果A’1至第二记忆库16a的数据点”16”的位置；从第一记忆库16b撷取数据点”17”供第一阶段操作1(S1_Op1)执行过程用；与从第二记忆库16a撷取数据点”1”供第一阶段操作1(S1_Op1)执行过程用。该存储控制器14系连续访问该等记忆库16a与16b于第一阶段操作的有顺序的执行过程。
在事件66(时钟周期33)，该蝶形单元12系执行第一阶段最后的操作(S1_Op15)且输出该等计算结果于数据点”15”、”31”、”47″、”63”。在事件66期间，该存储控制器14分别储存数据点”15”与”31”的该等计算结果于第一记忆库与第二记忆库且分别访问来自第一记忆库与第二记忆库的已储存数据值”0”与”4”以开始第二阶段操作的执行过程(在步骤42)。参照图4A与图4B，”D”表示该相对应阶段是完成的。
该蝶形单元12系在事件68(时钟周期65)执行第二阶段最后的操作(S2_Op15)而该存储控制器14系同时地储存该等结果成果且撷取如上所述的该等输入以开始于第三阶段操作(在步骤44)。
图3B系图标输入基于序列(sequence-based)的执行过程于该等操作32，在此所选择的第一阶段操作30a系为了使第二阶段操作30b能执行而完成。例如，第二阶段操作0(S2_Op0)特定输入序列于”0”、”4”、”8”与”12”；因此，为了使第二阶段操作0(S2_Op0)能开始(在步骤48)，该等就地第一阶段操作S1_Op0(0、16、32、48)、S1_Op4(4、20、36、52)、S1_Op8(8、24、40、56)与S1_Op12(12、28、44、6O)系藉由该存储控制器14(在步骤46)完成。在第二阶段操作30b的执行过程(在步骤48)后，该下一第二阶段30b操作的输入序列系藉由执行该相关联的第一阶段操作30a来执行(在步骤46)。
请留意此处，该第二阶段操作的序列亦可基于第三阶段操作而被选择(如图2所示)，该第三阶段操作0(S3_Op0)特定输入序列于”0”、”1”、”2”、”3”；该第三阶段操作0(S3_Op0)的执行过程系基于该等就地第二阶段操作S2_Op0、S2_Op1、S2_Op2与S2_Op3的执行过程。由前面叙述可明显看出，该第二阶段操作30b的执行过程系需要该等相关的四个第一阶段操作30a的完结。因此，若为进行下一第三阶段操作而需要在步骤49执行额外的第二阶段操作，且若在步骤51该等第一阶段操作并未完结，则重复步骤46而执行该等相关第一阶段操作。
因此，在步骤48与49该存储控制器14已经完结四个关联于一第三阶段操作的第二阶段操作执行过程(如S2_Op0、S2_Op1、S2_Op2与S2_Op3)(此时，所有该等第一阶段操作已被完结)之后，则在步骤50该存储控制器14即可开始四个第三阶段操作。假设在步骤53有更多第三阶段操作需要被执行，则该等第二阶段操作30b即可被分成四组来完成，再接以该等相关第三阶段操作30c的执行过程。
图4B系一根据图3B的时序图(timing diagram)以图标该执行过程。接着为准备第一阶段操作0执行过程事件60与62之后，在事件70与72该存储控制器14访问第一阶段操作4执行过程的该等数据值；该存储控制器14继续撷取该等数据值，其系根据第二阶段操作0的执行过程(即S1_Op0、S1_Op4、S1_Op8、S1_Op12)所需的该序列。于事件74，在该蝶形单元12执行第一阶段操作”0”、”4”、”8”与”12”之后，在事件74与76该存储控制器14撷取该等第一阶段结果”0”、”4”、”8”与”12”的数据值以供在事件78第二阶段操作0的执行过程。因此，该存储控制器14可以在第一阶段操作30a与第二阶段操作30b之间替代，而不损失任何效率于数据路径18a、18b、18c与18d。在事件80第二阶段操作”0”、”1”、”2”、”3”的执行过程与已完结所有第一阶段操作30a之后，该存储控制器14可以开始替代第二阶段与第三阶段操作的执行过程。
如图4A与图4B所示，该存储控制器14最佳化该等数据路径之使用，确保该等存储部分16a与16b之读取与写入操作为已最佳化，使六十四点的快速傅立叶变换计算可在九十七个时钟周期内完结。如图1所示，在第三阶段操作完结之后，该存储控制器14经由一输出路径22输出该六十四点快速傅立叶变换的频谱。
尽管本实施例系利用一基4蝶形单元12，其它较高阶(如基数八)之蝶形单元12也可能以适当的修改该存储控制器14而被使用。
分区存储之实现
假设一地址指针a[5:0]，此a[5:0]系最小有效位，以供该需要被访问之数据用，其系在一六十四点快速傅立叶变换操作期间读取与写入。一互斥或(exclusive or)操作被使用以识别该记忆库：若F(a)＝XOR(a[4]，a[2]，a[0])＝0，则第一记忆库为相对应存储，且该第一记忆库内之实际地址为a[5:1]；若F(a)＝XOR(a[4]，a[2]，a[0])＝1，则第二记忆库为相对应存储，且该第二记忆库内的实际地址为a[5:1]。从该地址之前五个位获得所选择存储内无记忆分区之实际地址。因此，该等地址值A11、A12与A13将有以下映像：
A11＝11(十进制制)＝001011(二进制制)；F(A11)＝1；A11映像至第二记忆库的地址5；
A12＝12(十进制制)＝001100(二进制制)；F(A12)＝1；A12映像至第二记忆库的地址6；
A13＝13(十进制制)＝001101(二进制制)；F(A13)＝0；A13映像至第一记忆库的地址6；
该存储控制器14之另一替代实践将以使用一查看表以设定个数据值属于何存储与其相关之存储指针(即该记忆库内之存储地址)。
快速傅立叶变换电路之实现
图5系图标该快速傅立叶变换电路之实现。该以一个基4蝶形单元12之三阶段实现之六十四点快速傅立叶变换，其系使该蝶形单元12能横跨三阶段共享以减少电路面积。使用代表该存储控制器14实现之蝴蝶数据地址生成器(BFLY_DAG)，以生成适当的数据地址以供该蝶形单元12之输出、输入。既然第二阶段之输入系根据第一阶段之输出且第三阶段之输入系根据第二阶段之输出，乃如上所述使用适当的数据访问程序表以尽可能地完全的使用该蝴蝶单元。
如上面所述已就目前认定之最佳具体实施例说明本发明，须知此并非用于限制本发明；由另一个观点来说，在不违背本发明之精神及范畴下，可对上述实施例进行修饰与改变。因此，本发明之权利保护范围，应如后述之申请专利范围所界定。
工业的应用性
本实施例系可应用于完成快速傅立叶变换操作之电路。
Claims (10)
1.一种在具有至少基4蝶形单元(12)的快速傅立叶变换(FFT)电路(10)中的方法，该方法包含：
根据规定的映像，分别储存第一与第二相等份量的规定数目的数据值于第一(16a)与第二(16b)存储部分中，该规定的映像确保对于各就地计算操作而访问该第一与第二存储部分；
执行规定数目的快速傅立叶变换阶段(30a，30b，30c)，各阶段具有相对于规定数目的数据值的规定数目的就地计算操作(32)，其中该执行步骤包括通过如下而进行各就地计算操作：
(1)同时从第一存储部分与第二存储部分访问相等数目的储存数据值(34，36)；及
(2)将访问的数据值提供至该至少基4蝶形单元(12)以计算各自的计算结果。
2.如权利要求1所述的方法，其中，该进行各就地计算的步骤包含将计算结果储存于第一存储部分与第二存储部分中已储存各自访问数据值的存储位置。
3.如权利要求2所述的方法，其中，该第一与第二存储部分各为双端口存储装置，该执行步骤包含在储存所述各就地计算操作的计算结果的期间同时访问随后一个就地计算操作的储存数据值。
4.如权利要求3所述的方法，其中，该执行步骤包含：
基于快速傅立叶变换第二阶段的就地操作其中之一的输入序列，以规定次序进行快速傅立叶变换第一阶段的该就地计算操作；及
在完成相对于输入序列的规定次序就地计算操作后，开始快速傅立叶变换第二阶段的该个就地操作。
5.如权利要求2所述的接收器，其中，该同时访问步骤包含，对于各时钟周期，从第一存储部分的读取端口访问相应的储存数据值以及从第二存储部分的读取端口访问相应的储存数据值，该储存步骤包含，在所述各时钟周期期间，经由第一存储部分的写入端口写入相应的计算结果以及经由第二存储部分的写入端口写入相应的计算结果。
6.一种快速傅立叶变换电路(10)，包含：
至少基4蝶形单元(12)，配置成响应收到访问数据值而生成计算结果；
第一与第二存储部分(16a，16b)，配置成为就地计算操作而储存第一与第二相等份量(34，36)的规定数目数据值；及
存储控制器(14)，配置成根据规定的映像而分别储存第一与第二相等份量的规定数目数据值于第一与第二存储部分中，该规定的映像确保对于各就地计算操作而访问第一与第二存储部分，该存储控制器配置成执行规定数目的快速傅立叶变换阶段，各阶段具有相对于规定数目数据值的规定数目就地计算操作，其基于：
(1)同时从第一存储部分与第二存储部分访问相等数目的储存数据值；及
(2)将访问的数据值提供至该至少基4蝶形单元以计算各自的计算结果。
7.如权利要求6所述的快速傅立叶变换电路，其中，该存储控制器配置成将各就地计算操作的计算结果储存在第一存储部分与第二存储部分中已储存各自的访问数据值的存储位置。
8.如权利要求7所述的快速傅立叶变换电路，其中：
该第一与第二存储部分各为双端口存储装置，该存储控制器配置成在储存所述各就地计算操作的计算结果的期间同时访问随后一个就地计算操作的储存数据值；
该存储控制器配置成基于快速傅立叶变换第二阶段的就地操作其中之一的输入序列，导致以规定次序执行快速傅立叶变换第一阶段的就地计算操作。
9.如权利要求10所述的快速傅立叶变换电路，其中，该存储控制器配置成在完成相对于输入序列的规定次序就地计算操作后，开始快速傅立叶变换第二阶段的该个就地操作。
10.如权利要求7所述的快速傅立叶变换电路，其中，该存储控制器配置成，对于各时钟周期，从第一存储部分的读取端口访问相应储存数据值以及从第二存储部分的读取端口访问相应储存数据值，该存储控制器配置成，在各时钟周期期间在由该至少基4蝶形单元生成计算结果之后，经由第一存储部分的写入端口写入相应的计算结果以及经由第二存储部分的写入端口写入相应的计算结果。
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