CN1897478A

CN1897478A - 时分同步码分多址数字直放站的检波同步方法

Info

Publication number: CN1897478A
Application number: CN 200610036071
Authority: CN
Inventors: 赖文强; 金淮东
Original assignee: Comba Telecom Technology Guangzhou Ltd
Current assignee: Comba Telecom Technology Guangzhou Ltd
Priority date: 2006-06-23
Filing date: 2006-06-23
Publication date: 2007-01-17
Anticipated expiration: 2026-06-23
Also published as: CN1897478B

Abstract

本发明涉及一种时分同步码分多址数字直放站的检波同步方法，具体包括如下步骤：a.将经信号处理得到的基带I/Q信号进行基带检波处理，通过检测基带信号功率，得到检波信号；b.对检波信号进行消抖滤波，滤除信号的抖动；c.滤波后的信号根据下行同步码的包络特征进行下行同步搜索判别，判别后输出下行同步指示信号；d.根据下行同步指示信号产生相应的下行同步控制信号。本发明实现过程非常简单，且方便以软件的方式实现，便于规模化生产，从而可降低生产成本，方便技术改造。

Description

时分同步码分多址数字直放站的检波同步方法

【技术领域】

本发明涉及一种移动通信直放站领域，尤其涉及一种时分同步码分多址数字直放站的检波同步方法。

【技术背景】

时分同步码分多址(Time Division-Synchronous Code Division MultipleAccess，简称TD-SCDMA)技术是被国际电信联盟(ITU)与3GPP认可的第三代移动通信的3个主要标准之一。TD-SCDMA在ITU标准中被称为低码片速率(1.28MCps，1.28兆码片/秒)时分复用计数方案。

请参阅图1，TD-SCDMA的一个基本时间单元为无线帧，帧长为10ms，每个无线帧分成两个5ms子帧，两个子帧的结构完全相同。单个子帧有7个相同时间长度常规时隙(TS0至TS6)和三种特殊时隙组成(D_WPTS、GP和U_PPTS)。

其中，TS0总是下行方向，TS1总是上行方向，TS2至TS6将根据实际业务需要可以动态地指定为上行方向或下行方向。D_WPTS为下行方向，U_PPTS为上行方向，中间则为第一个切换点GP。

如图2所示，普通的数字直放站(GSM、IS95、CDMA2000、WCDMA)都是采用频分复用方式的，上行(接收终端MT信号发送至直放站端DT)信号和下行(接收直放站端DT信号发送至手机端MT)处于不同的频率，直放站利用两套处理系统，通过双工器，分别完成对上行信号和下行信号的接收、放大和发送处理。

但是在TD-SCDMA系统中，上行信号和下行信号采用同一频率，通过时间复用的方式区分上行和下行。如果在TD-SCDMA系统中使用传统的直放站，直放站上行下行处理系统工作在同一频率上，上下行信号将会产生正反馈，导致信号恶化，直放站将无法使用。

根据时分特性，只要实现在第一个切换点和第二个切换点之间只处理上行信号，在第二个切换点和下一个子帧的第一个切换点之间只处理下行信号，便可避免上下行两套处理系统同时工作，实现对上下行信号的正常处理。

为了在TD-SCDMA数字直放站系统中实现同步，传统的直放系统通过在近端或远端，或两端同时加入同步控制模块，近端从空中或基站耦合获得射频信号后输入至同步控制模块，而同步控制模块的输出端则分别与数字板、功放放大模块、低噪放大模块，以及环行器等相连接，以此进行各模块之间的同步控制。

在同步模块中，通过搜索D_WPTS，得到同步的时间信号，然后根据TD-SCDMA的帧结构的时间关系，以及在数字板、变频模块和功放放大模块输出的时延(其中下行的开关控制信号到远端环行器的时延是固定的，上行的开关控制信号到近端环行器的时延却不是固定的，它与光纤传输的时延有关)产生不同的开关控制信号，通过开关分别控制数字板、变频和下行功率放大模块的输出，从而实现了系统上下行的时分复用。

上述单独增设的同步控制模块是以硬件同步方式存在的，其目的在于对D_WPTS进行搜索并最终实现同步，这种同步方式由于实现起来较为复杂，实现代价高，因此成本较高，为运营商的工程实施带来一定的压力。

因此，有必要针对现有的TD-SCDMA直放站系统设计一套新的同步方式。

【发明内容】

本发明的目的就是要克服上述不足，提供一种便于实现、同步精确度高且成本较低的时分同步码分多址数字直放站的检波同步方法。

本发明的目的是通过如下技术方案实现的：该时分同步码分多址数字直放站的检波同步方法包括如下步骤：

a、将经信号处理得到的基带I/Q信号进行基带检波处理，通过检测基带信号功率，得到检波信号；

b、对检波信号进行消抖滤波，滤除信号的抖动；

c、滤波后的信号根据下行同步码的包络特征进行下行同步搜索判别，判别后输出下行同步指示信号；

d、根据下行同步指示信号产生相应的下行同步控制信号。

为进一步提高系统运行时的可靠性，在继步骤c之后，需对所述下行同步指示信号进行验证，若验证正确则再执行步骤d，否则重新进行验证。

对下行同步指示信号进行验证的具体方法为：在连续的一段验证时间内比较若干相邻的下行同步指示信号，如相邻两个下行同步指示信号的时间间距等于一个子帧的长度，则认为是正确的，此时输出包括正确标志及同步控制信息的验证信号。

经过上述验证之后，在步骤d中，首先判断验证信号中是否具有正确标志，若有则据同步控制信息生成同步控制信号用以同步控制。

为进一步提高验证的正确性，所述验证时间至少应大于8个子帧长度。每个子帧的长度为5ms。

具体而言，步骤a中包括：

a1、计算基带I/Q信号的实时功率I*I+Q*Q；

a2、将a1计算结果循环与功率门限比较，并以高、低电平输出其大于或小于两种不同状态的比较结果；

a3、将该比较结果作为检波电平。

在步骤c中，对于下行同步码包络长度及其两边的零功率区时间宽度，在下行同步搜索判别时可适当放宽。具体可为：下行同步码包络长度下面的零功率区判决时间宽度为32chip～72chip，下行同步码的包络时间宽度判决条件是32chip～60chip，下行同步码后面的零功率区时间宽度判决条件为大于或等于1chip。

本方法经以程序的形式实现后，直接集成于FPGA、EPLD或CPLD芯片中，FPGA、EPLD、CPLD等芯片可利用现有数字直放站中的固有芯片即可。本方法处理可以应用于数字光纤直放站中，还可以应用于数字无线直放站中。

与现有技术相比，本发明具备如下优点：

1.实现原理简单，可在现有数字直放站的固有芯片的基础上加载根据本方法而实现的程序，不必如硬件解帧同步般独立设置而可集成于数字板的芯片中，即可用于实现同步的功能。

2.当本发明为以软件的方式实现同步提供了核心技术，使TD-SCDMA数字直放站中的同步技术得以提升，为以后的技术改造预留较大的空间。

3.芯片的规模化生产的高效性，使本发明的技术应用的边际成本大大降低，从而减轻运营商的设备造价。

【附图说明】

图1为现有TD-SCDMA时分复用系统的帧结构示意图；

图2为普通数字光纤直放站的原理示意图；

图3为应用同步模块进行硬件同步的传统TD-SCDMA数字直放站的原理示意图；

图4为应用本发明的方法的数字直放站的原理示意图；

图5为应用本发明的FPGA芯片的原理框图；

图6为与本发明结合完成数字直放站的上下行自切换功能的延时测量原理示意图；

图7为本发明的原理示意图；

图8为本发明功率门限自动算法的原理示意图；

图9为本发明应用于直放站系统时，直放站系统中的传输延时示意图；

图10为本发明应用于直放站系统时的下行信号同步开关控制示意图；

图11为本发明应用于直放站系统时的上行信号同步开关控制示意图。

图12为应用本发明的方法的数字无线直放站的原理示意图。

【具体实施方式】

下面结合附图和实施例对本发明作进一步的说明：

请参阅图4，可通过编程将时分同步码分多址数字直放站的检波同步方法以软件的方式集成于现有TD-SCDMA数字光纤直放站的数字板的FPGA芯片内，进行对TD-SCDMA信号的同步，实现TD-SCDMA数字光纤直放站的上下行切换。

如图4所示，一个时分同步码分多址数字光纤直放站包括近端设备和远端设备，近端设备包括起开关作用的滤波器、环行器、变频模块、数字板以及光收/发装置，远端设备包括数字板、变频模块，功放模块、低噪声放大模块、环行器以及滤波器。

下行方向中，系统近端DT从基站耦合到部分信号后，经滤波器滤波后再经环行器传输至近端变频模块，近端变频模块将传输进来的信号进行下变频处理，使其成为基带信号，然后传输至近端数字板。在近端数字板中，包括有模/数转换模块和FPGA处理芯片，基带信号首先在模/数转换模块中被转换为数字信号后，进入FPGA进行同步处理后，再通过所述光收/发装置转换成光信号后经光纤传输至远端设备部分。在远端设备部分，光收/发装置将所接收到的基带信号转换成电信号的形式后传输至远端数字板，远端数字板也包括FPGA和模/数转换器，FPGA先将所传输来的信号做同步处理后，将信号进一步传输给远端模/数转换器转换为模拟基带电信号，转换后的信号进一步通过上变频后，再通过下行功放模块进行放大处理之后，再经环行器及滤波器将最终处理后的信号在远端实现系统的覆盖。

在上行方向中，信号经远端MT的滤波器和环行器之后，经过低噪声放大模块进行去噪声、放大信号的处理后，再以与上述下行方向相逆的路径传输至基站，从而完成信号上行的功能。

请参阅图5，在FPGA芯片内，包括通信模块、基带输出模块、检波解帧同步模块以及基带输入模块，通信模块处理基带I/Q信号在光纤上的传输，下行时，负责将下行的基带I/Q信号传输至基带输出模块输出，以及输出至检波解帧同步模块，上行时，负责接受由基带输入模块输入的上行基带I/Q信号。基带输入模块接受由远端变频模块传输来的上行基带I/Q信号的输入；基带输出模块则负责处理下行的基带I/Q信号向远端变频模块的输出；检波解帧同步模块则根据时分同步码分多址数字直放站的检波同步方法实现了检波同步功能，其对外产生上行开关S1，下行开关S2以及下行功放模块开关S3共三个开关信号，上行开关S1控制由基带输入模块处理后的传输至通信模块的上行基带I/Q信号的通断；下行开关S2控制由基带输出模块输出至远端变频模块的下行基带I/Q信号的通断；下行功放模块开关则控制下行功放模块自身的开关状态。

请参阅图7，检波同步模块包括依次电性连接的基带检波子模块、消抖滤波子模块、下行同步搜索判别子模块、同步结果验证模块以及控制信号产生模块。

检波同步模块中，由直放站处理获得基带I/Q信号后，进入基带检波子模块，通过检测基带信号功率；然后进入消抖滤波子模块以滤除信号的抖动，从而为提高后续进行判决时的正确率；继而，滤波后的信号进入下行同搜索判别子模块，根据下行同步码的包络特征进行下行同步搜索判别；判别后的信号输出下行同步指示信号给同步结果验证子模块进行验证；同步结果验证子模块根据验证的结果进而输出最终的下行同步控制信号给控制信号产生子模块，控制信号产生子模块根据输入的下行同步控制信号及时隙切换点信息产生需要的上下行切换控制信号。详细的步骤如下：

a、基带检波子模块的处理：

a1、根据数字近端设备中下变频输入的基带I/Q信号，计算基带I/Q信号的实时功率I*I+Q*Q；

a2、参阅图8，为提高检波的动态范围，采用自动搜索算法进行检波，门限默认为最大值，等待一定时间如10ms，将a1计算结果循环与功率门限比较，并以高、低电平输出其大于或小于两种不同状态的比较结果，高于门限值则输出高电平，直接输出门限值；低于门限值则输出低电平，门限值相应减1，然后循环等待10ms进行门限值比较；

a3、最后将该比较结果作为基带检波结果。

b、消抖滤波子模块的处理：

由于实际TD-SCDMA射频信号的包络抖动，使得其他时隙的信号包络有可能会出现与下行同步码包络长度接近的情况，另外，下行同步码出现期间内的包络也可能出现抖动，导致下行同步码的长度并不是特定的长度。所以需要对输入给本子模块的包络检波信号进行消抖滤波，以平滑包络检波信号，提高下行同步搜索判别模块的正确率。

c、下行同步搜索判别子模块的处理：

本子模块旨在根据下行同步码及其两边的三个特定的包络特征进行下行同步的搜索判别，找出TD-SCDMA信号的下行同步码的位置。

实际信号由于噪声干扰、多径传播等各种原因，导致下行同步码包络长度及其两边的零功率区时间宽度并不是严格的64chip、48chip及96chip，但会在一个范围内波动。进行下行同步搜索时将这三个区域的判决时间宽度适当放宽，如下行同步码下面的零功率区判决时间宽度可以是32chip～72chip，下行同步码的包络时间宽度判决条件是32chip～60chip，下行同步码后面的零功率区时间宽度判决条件为大于或等于1chip。后面零功率区的判别条件可大于或等于1chip的原因是：由于基站发送的下行同步码存在一定延迟，而用户终端发送的上行同步码为了保持同步，会有一个发送提前量，延迟与提前量两者叠加后可能占据96chip的零功率区，但不影响下行同步搜索判别，所以后面零功率区的判别条件可以为大于或等于1chip。

判决的时间宽度范围不宜过宽，过宽会导致将不是下行同步码的位置判决为下行同步码。单判决条件不宜过严，过严会使得无法找到下行同步码包络位置。这个判决条件需要在实际环境测试中根据实际情况作出适当的微调。

经过下行同步码搜索判别后将会在下行同步码结束时给出一个下行同步指示信号。

d、同步结果验证子模块：

实际信号由于噪声干扰、多径等各种原因，再加上TD-SCDMA信号包络信号范围较大，下行同步搜索判别子模块输出的下行同步指示信号，可能会有错，需要经过同步结果验证子模块验证才能用以产生控制信号。

TD-SCDMA中，每5ms传输一个无线子帧，如果所有的子帧的下行同步搜索判别结果都是正确的，则给出的下行同步指示信号中每两个相邻的指示信号相距5ms。根据这一原理，对下行同步搜索判别子模块输入下行同步指示信号进行验证，在连续的一段时间内，如8个子帧长度以上，相邻指示信号相距均为一个子帧长度即5ms则认为是正确的。验证正确后，输出包括验证正确标志及输出正确的同步控制信号在内的验证信号给控制信号产生子模块用以产生控制信号。

在同步结果验证正确后，当由于信号的不稳定导致有个别的两个指示信号相距不为5ms时，不改变正确同步控制信号的输出周期。但当向来只是信号向局部为5ms出现的次数累计达到一个设定的门限时，认为失去同步，需要重新进行同步结果验证。

由此，得到了与下行信号同步的D_WPTS时隙信号。

e、控制信号产生子模块：

本子模块首先判断验证信号中是否具有正确标志，若有，根据输入的同步控制信号、输入的下行时隙切换点位置信息，得到准确的上下行切换控制信号，具体而言，产生上行开关、下行开关以及下行功放模块等的开关信号。

开关信号的控制是以每个子帧的D_WPTS结束后开始计时的，按照预先设定的上下行时隙分配，决定开关时刻及开关时间长度。

时分同步码分多址数字直放站的检波同步方法的实现并不局限于在FPGA上编程实现，还可以用EPLD和CPLD等芯片代替FPGA。

下面以图6的原理框图为基础，详述其工作方法：

a)、周期帧头产生模块能产生周期性的帧头码，并分为两路输出，一路输出计数器，此时计数器14清零并开始计数，另一路则输出到组帧模块，组帧模块将帧头码、经模/数转换后的基带I/Q信号，以及近端延时计数器的延时数值T14(起始为0)按照特定的格式组成帧。将该帧通过通信模块送到串并、并串转换模块和电光转换模块，转换为串行光信号从近端输出点R1发送；

b)、远端的接收点R2接收到近端发过来的光信号后，通过光电转换和串并、并串转换模块，形成并行数据送到远端FPGA中的通信模块，然后由远端的解帧模块提取其中的由近端发出的周期性帧头码、基带I/Q信号和延时数值T14。帧头码传输至计数器23并使其立即清零并使其开始计数；基带I/Q信号被直接传输出以便进行数/模转换；而延时数值T14则被传输至远端延时计算模块。

类似于步骤a)中所述的近端的情况，远端的周期帧头产生模块产生帧头码，一路输出至计数器，此时计数器23停止计数，并将其结果作为延时数值T23同时输出至远端的组帧模块和延时计算模块；另一路则输出至远端的组帧模块。然后，将从远端上行并已经模/数转换的基带I/Q信号合并延时数值T23与帧头码，通过特定格式形成新的帧，经串并、并串转换模块和电光转换模块转换为光信号，并以串行的方式从远端输出点R3将该帧传输至近端。

c)、近端接收点R4收到从远端输出点R3返回的帧后，通过光电转换和串并、并串转换模块形成并行数据送到近端数字板FPGA的通信模块，再由解帧模块提取其中的由远端发出的周期性帧头码、基带I/Q信号和远端计数器23的延时数值T23，基带I/Q信号直接输出进行数/模转换；帧头码输出至近端计数器14使其停止计数并将其延时数值T14输出至近端组帧模块和近端延时计算模块；延时数值T23同时被传输至近端延时计算模块。

此时，延时数值T14已被更新，当近端周期帧头产生模块产生新的帧头码时，延时数值T14、新的基带I/Q信号以及帧头码会被组帧模块再次组成特定的通信帧格式，并如步骤a)中所述，被发送到远端，最终将近端延时数值T14传输至远端的延时计算模块。

d)、此时，在远端延时计算模块和近端延时计算模块中，均具有了近端延时数值T14、远端延时数值T23。以公式(T12-T23)/2求得最终结果作为光纤时延的具体数值。

实际应用中，FPGA和其它部件在处理帧头码时会产生较小的硬件延时T0，为了使所述光纤时延具体数值更为精确，需将硬件延时T0滤除。在调试过程中可以通过测量光纤长度为0时的(T12-T23)/2的值，然后，在铺好光纤之后，再次获得(T12-T23)/2的值，减去前者，所得之值即为硬件延时T0的准确值。硬件延时T0不会变化，因此，光纤时延的具体数值进一步可修正为按照公式(T12-T23)/2-T0计算得的结果。

通过上述时分同步码分多址数字直放站的检波同步方法和直放站系统中的光纤时延测量方法，可以确定信号在直放站系统各个位置的传输延时(参阅图9)，以及在远端的FPGA内部的TD-SCDMA信号的同步D_WPTS的位置。下面通过上下行同步切换开关的不同状态，阐述应用本发明的自适应时分同步码分多址数字光纤直放站的同步方法：

如图9所示，下行信号经过T1的延时从环行器到下行光纤输入，然后经过T0时间到远端光纤输出口，然后经过T2到FPGA内部的检波解帧同步开关S2控制点，然后经过T3时间到下行功放模块输入，经过T4时间到远端环行器。D_WPTS信号的传输也是一样的。

类似地，上行信号经过T7时间到远端FPGA内部的上行开关S1控制点，然后经过T6时间到远端光纤输入，然后经过T0到近端光纤输入，最后经过T5到近端环行器。

以上各个延时的量，除了T0受光纤长度决定而没有标准值外，其他延时都是固定的。因此，应用上述直放站系统中的光纤时延测量方法得到了光纤时延后，以及应用时分同步码分多址数字直放站的检波同步方法获得一个D_WPTS的参考点以后，就可以利用开关控制，实现上下行的同步。

请结合图9至图11，开关信号的控制是以每个子帧的D_WPTS结束后(即检波解帧同步点D_WPTS脉冲的下降沿)开始计时的，按照预先设定的上下行时隙分配，决定开关时刻及开关时间长度。

远端点下行开关S2信号，用于开通和关断远端上变频的输入信号，它和同步结果同步，所以相对于D_WPTS信号没有延时或提前。

下行功放模块开关S3，用于开通和关断下行功放模块，它位于检波点之后，所以这个信号需要在检波同步后延时T3的时间。

远端解帧同步点上行开关，S1，用于开通和关断远端上行基带I/Q信号，为防止DT端口的上行信号和下行信号的冲突，近端DT端口上行信号必须和下行信号同步，同样的，为保证这一同步，远端解帧同步点的上行开关S1信号相对于远端检波解帧同步点S2的D_WPTS必须提前，提前量是检波点到DT端口的延时，即(T1+T2+T0)+(T5+T6+T0)。

低噪声放大模块的开关(未图示)可根据实际情况选择使用，提前量为(T1+T2+T0)+(T5+T6+T0+T7)。

本方法除了可以应用于数字光纤直放站中，还可以应用于数字无线直放站中，应用于数字无线直放站中时，参阅图12，数字无线直放站在下行链路上对TD-SCDMA进行模拟下变频后得到模拟中频信号，然后进行A/D采样及数字下变频获得基带I/Q信号，对得到的基带I/Q信号应用本发明的检波同步方法，即可获得对TD-SCDMA的同步，从而得到准确的上下行切换控制信号。

综上所述，本发明经过采用现有TD-SCDMA数字直放站的固有FPGA或其它芯片，应用新的检波方式可以简便地实现直放站的同步，降低制造成本，实现直放站中上下行开关的精确切换。

Claims

1、一种时分同步码分多址数字直放站的检波同步方法，其特征在于包括如下步骤：

b、对检波信号进行消抖滤波，滤除信号的抖动；

d、根据下行同步指示信号产生相应的下行同步控制信号。

2、根据权利要求1所述的时分同步码分多址数字直放站的检波同步方法，其特征在于步骤a中具体包括：

a1、计算基带I/Q信号的实时功率I*I+Q*Q；

a3、将该比较结果作为检波信号。

3、根据权利要求1或2所述的时分同步码分多址数字直放站的检波同步方法，其特征在于步骤c中，对于下行同步码包络长度及其两边的零功率区时间宽度，在下行同步搜索判别时可适当放宽。

4、根据权利要求3所述的时分同步码分多址数字直放站的检波同步方法，其特征在于：下行同步搜索判别时，下行同步码包络长度下面的零功率区判决时间宽度为32chip～72chip，下行同步码的包络时间宽度判决条件是32chip～60chip，下行同步码后面的零功率区时间宽度判决条件为大于或等于1chip。

5、根据权利要求4所述的时分同步码分多址数字直放站的检波同步方法，其特征在于继步骤c之后，对所述下行同步指示信号进行验证，若验证正确则执行步骤d，否则，重新进行验证。

6、根据权利要求5所述的时分同步码分多址数字直放站的检波同步方法，其特征在于对下行同步指示信号的具体的验证方法为：在连续的一段验证时间内比较若干相邻的下行同步指示信号，如相邻两个下行同步指示信号的时间间距等于一个子帧的长度，则认为是正确的，此时输出包括正确标志及同步控制信息的验证信号。

7、根据权利要求6所述的时分同步码分多址数字直放站的检波同步方法，其特征在于所述验证时间至少大于8个子帧长度。

8、根据权利要求7所述的时分同步码分多址数字直放站的检波同步方法，其特征在于每个子帧的长度为5ms。

9、根据权利要求6所述的时分同步码分多址数字直放站的检波同步方法，其特征在于步骤d中，首先判断验证信号中是否具有正确标志，若有则据同步控制信息生成同步控制信号用以同步控制。

10、根据权利要求1或2所述的时分同步码分多址数字直放站的检波同步方法，其特征在于：本方法集成于FPGA、EPLD或CPLD芯片中。