CN1808419A - 一种实时快速傅立叶变换电路 - Google Patents

Abstract

本发明涉及快速傅立叶变换处理器，公开了一种实时快速傅立叶变换电路，用于计算N点离散傅立叶变换，包括若干个用复数乘法器连接的基2⁴蝶形单元，所述复数乘法器将前一级的所述基2⁴蝶形单元输出的复数与控制单元提供的旋转因子相乘得到一个复数乘积；所述每个基2⁴蝶形单元包括串行连接的蝶形单元BF1、蝶形单元BF2、蝶形单元BF3和蝶形单元BF4，所述蝶形单元BF1的输入为整个基2⁴蝶形单元的输入，所述蝶形单元BF4的输出为整个基2⁴蝶形单元的输出。这种实时快速傅立叶变换电路中复数乘法器的数目降到log₁₆N－1，每个蝶形单元的结构都比较简单，由一个计数器来控制，电路面积较小、功耗也较小。蝶形单元BF1、BF2、BF3和BF4很容易实现。

Description

一种实时快速傅立叶变换电路

技术领域

本发明涉及一种FFT(快速傅立叶变换)处理器，具有基于VLSI(大规模集成电路)的基2⁴ FFT电路结构，具体涉及一种基2⁴实时快速傅立叶变换电路。

背景技术

FFT是计算DFT(Discrete Fourier Transform，离散傅立叶变换)的有效方法，能将时域信号转化成频域信号。逆傅立叶变换进行相反的转换。

对N点序列x(n)，其DFT变换对定义为：

$X\left(k\right)=\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}x\left(n\right)W_N^{\mathrm{nk}}---k=\mathrm{0,1},...,N-1,W_N=e^{-j\frac{2\mathrm{\π}}{N}}---\left(1\right)$

$x\left(n\right)=\frac{1}{N}\underset{k=0}{\overset{N-1}{\mathrm{\Σ}}}X\left(k\right)W_N^{-\mathrm{nk}}---n=\mathrm{0,1},...,N-1---\left(2\right)$

显然，求出N点X(k)需要N²次复数乘法及N(N-1)次复数加法，而实现一次复数乘需要四次实数乘两次实数加，实现一次复数加则需要两次实数加。当N很大时，其计算量是相当可观的。

其实，在DFT运算中包含有大量的重复运算。W_N因子的取值有如下特点：

W⁰＝1，W^N/2＝-1，W_N ^N+r＝W_N ^r，W^N/2+r＝-W^r。

问题的关键是如何巧妙地利用W因子的周期性及对称性，导出一个高效的快速算法。这一算法最早由J.W.Cooley和J.W.Tukey于1965年提出。Cooley和Tukey提出的快速傅里叶变换算法(fast Fourier transform，FFT)使N点DFT的乘法计算量由N²次降为 次。自Cooley-Tukey的算法提出之后，新的算法不断涌现，总的来说，快速傅里叶变换的发展方向有两个，一个是针对N等于2的整数次幂的算法，如基2算法、基4算法、实因子算法和分裂基算法等，另一个是N不等于2的整数次幂的算法。

随着超大规模集成电路(VLSI)的飞速发展，怎样用硬件完成FFT运算一直是信号处理领域的重点。FFT中间包含大量的复数乘法和加法运算，而乘法器占用的电路面积和功耗是很大的，如何减少乘法器，减小功耗，提高速度，是FFT处理器设计的几个关键问题。基于算法的重复性和资源复用的考虑，人们提出了一种蝶形处理单元作为FFT运算的基本计算单元，并对此单元反复使用最终完成全部FFT运算。

提高速度、减小功耗和减小面积的方法有很多种，有一种比较好的方法是流水线结构。流水线式的处理器将计算量分散到连续的蝶形处理单元上，以便进行并行处理。从本质上说，流水线操作可使得从处理器的前一级中获得的局部结果能在没有延迟的情况下立即被用于下一处理级。实时的流水线处理器的处理速度必须与输入数据速率即用于连续操作的数据采集速度相匹配。这就意味着流水线式FFT处理器必须在N个时钟周期内计算N长度的DFT。

E.H.Worl和A.M.在他们的文章“Pipeline and Parallel-pipeline FFT Processors for VLSIImplementation”(IEEE Trans.Compu.，C33(5)：414-426，1984)中描述了一种基2流水线单通路延时反馈(R2SDF)FFT，这种FFT能提供高速和实时的信号处理。但是，这种设计需要log₂N-1个复数乘法器来完成一个N点的FFT，这意味着实现起来比较复杂。

Shousheng He和Mats Torkelsso在他们的U.S.Patent.No.6098088中公布了一种基2² DIT(时间抽取算法)的流水线式FFT结构。这种流水线结构将计算N点FFT需要的乘法器降低到log₄N-1。另外，Shousheng He和Torkelson M.在他们的文章“A new approach topipeline FFT processor”(Parallel Processing Symposim，1996，Proceedings of IPPS’96，The 10^thInternational，1996)中提到使用基2³DIF(频率抽取)FFT算法只需要log₈N-1个复数乘法器。但是这篇文章并没有提到关于此算法的结构。

R.B.赫尔贝里在2001年4月4日在中国公布的专利号为98813921.9的专利对Shousheng He的专利进行了改进，提出了基8和基16算法的改进方法，减少了乘法器的使用，降低了功耗。但是由于基数越高，控制越复杂，这个专利并没有提出如何降低控制和实现的复杂度。

Yeh Yeou-Min在2004年3月25日在美国公布的专利20040059766公布了一种低复杂度的流水线FFT/IFFT处理器。这种结构是单通路延迟反馈型基2³的FFT，这种算法为基2和基8结合的算法，保留了基8架构的优点，减少了乘法器的使用，也保留了基2般简单的控制器，降低了控制和实现的复杂度。但是，这种复杂度的降低比较适用于N较小的FFT，对N很大的FFT而言基2³算法还是不够的。

美国专利20040059766中说明了Yeou-Min如何降低实现基2³FFT复杂度。从结构上说，图1A描述了与Yeou-Min所述相类似的实时流水线式FFT，它用于64点FFT即N＝64。具体地说，将输入数据序列传给第一个蝶形单元7，32个字长的反馈寄存器1将蝶7的输出与输入连起来。第二蝶单元8和第三碟单元9分别具有一16个字长的反馈寄存器2和8个字长的反馈寄存器3。乘法器14将包括蝶单元7、8、9的第一级与包括蝶单元10、11、12的第二级连起来，并用旋转因子Wi乘数据流。蝶单元7和10、8和11、9和12的结构分别相同。蝶单元10、11、12配备有反馈寄存器4、5、6，它们分别具有4、2和1个字长的容量。输出序列X(K)源于处理器的第二级输出。用时钟信号15来同步的二进制计数器13用作同步控制器和地址计数器，可用于旋转因子的地址产生。

图1B所示的BFI型蝶包括两个加法器16、两个减法器17以及四个多路选择器18，所述的多路选择器的操作受控于控制信号19。图1C所示的BFII型蝶在结构上与BFI型蝶相类似，但包括一个2-2转换器20和带逆输入的与门21。控制信号22作用于与门21的逆输入，作用于多路选择器18的控制信号19还作用于与门21的非逆输入，与门21的输出驱动转换器20。图1D所示的BFIII型蝶在结构上和BFII的结构相似，但包括一个W8乘法单元22、两个带逆输入的与门23和24、一个或门25。控制信号22作用于与门23的逆输入，控制信号19和26共同作用于与门23的非逆输入。控制信号26还作用于与门24的逆输入，控制信号19还作用于与门24的非逆输入。与门23和24的输入共同作用于或门25，或门25的输出27控制转换器20。

图1A中的基2³的单延迟反馈FFT的操作如下。在第一个N/2周期中，第一蝶单元中2选1多路选择器18转换至位置“0”，而蝶是空闲的。来自左边的输入数据被传至反馈移位寄存器，直至它们被填满。在下一个N/2周期中，多路选择器18转至位置“1”，蝶单元用输入的数据和存储在移位寄存器中数据计算2点DFT。

蝶的输出X(n)被传送至下一个蝶的输入，X(n+N/2)被传回至要在下一个N/2周期中加以多路选择的移位寄存器。

除了蝶输入序列的间隔刚好为N/4且通过借助转换器20和受控加减操作的实-虚交换来实现简单旋转因子乘法以外，第二蝶的操作与第一蝶的操作相类似。这就需要来自同步计数器13的两位控制信号19和22。除了蝶输入序列的间隔刚好为N/8且通过W8乘法单元外，第三蝶的操作与第二蝶的操作相类似。这需要来自同步计数器13的三位控制信号19、22和26。然后，数据经过一个全复数乘法器14，以逐字形成基2³FFT的第一级结果。下一步的处理过程按在每个连续蝶处理级减半的输入间隔重复这一方式。在N-1个时钟周期之后，按位反的顺序输出整个DFT变换结果X(K)。

He的WO97/19412申请书认为，基2²SDF FFT处理结构对流水线式FFT计算来说是最佳的。R.B.赫尔贝里的98813921.9申请书对这种结构进行了改进，对基数大于4的FFT可以仅使用较少量的固定系数乘法器。Yeh Yeou-Min的20040059766申请书提出了进一步改进，让基2³结构变得最简化。但是，都没有提出如何降低基16算法控制的复杂度。

发明内容

本发明提出了一种用基2⁴算法实现N点FFT/IFFT的结构，这种结构只需要log₁₆N-1个复数乘法器。

本发明公开的一种实时快速傅立叶变换电路，用于计算N点离散傅立叶变换(DFT)，包括若干个用复数乘法器连接的基2⁴蝶形单元，所述复数乘法器将前一级的所述基2⁴蝶形单元输出的复数与控制单元提供的旋转因子相乘得到一个复数乘积；其特征在于，所述每个基2⁴蝶形单元均包括串行连接的蝶形单元BF1、蝶形单元BF2、蝶形单元BF3和蝶形单元BF4，所述蝶形单元BF1的输入为整个基2⁴蝶形单元的输入，所述蝶形单元BF4的输出为整个基2⁴蝶形单元的输出。

本发明公开的这种实时快速傅立叶变换电路，当所述N等于256点时，包括用一个所述复数乘法器连接的两个所述基2⁴蝶形处理单元，所述计数器通过时钟信号控制所述实时快速傅立叶变换电路；第一个所述基2⁴蝶形单元包括所述蝶形单元BF1以及反馈连接其输出与输入的128个字长的寄存器、所述蝶形单元BF2以及反馈连接其输出与输入的64个字长的寄存器、所述蝶形单元BF3以及反馈连接其输出与输入的32个字长的寄存器和所述蝶形单元BF4以及反馈连接其输出与输入的16个字长的寄存器，第二个所述基2⁴单元包括所述蝶形单元BF1以及反馈连接其输出与输入的8个字长的寄存器、所述蝶形单元BF2以及反馈连接其输出与输入的4个字长的寄存器、所述蝶形单元BF3以及反馈连接其输出与输入的2个字长的寄存器和所述蝶形单元BF4以及反馈连接其输出与输入的1个字长的寄存器。

本发明FFT结构由蝶形单元1、蝶形单元2、蝶形单元3和蝶形单元4这四个蝶形电路组成。每个蝶形单元的结构都比较简单，由一个计数器来控制整个电路的工作，所以结构简单，电路面积较小、功耗也较小。

本发明的优势是组成基2⁴蝶形单元的蝶形单元BF1、BF2、BF3和BF4很容易实现。

第二，本发明将复数乘法器的数目降到log₁₆N-1。

附图说明

图1A是64点基2³单通路延迟反馈(SDF)流水线FFT处理器结构；

图1B是图1A所示的基2³SDF流水线FFT处理器中使用的BFI的电路图；

图1C是图1A所示的基2³SDF流水线FFT处理器中使用的BFII的电路图；

图1D是图1A所示的基2³SDF流水线FFT处理器中使用的BFII的电路图；

图2是基2⁴蝶形单元的信号流程图；

图3A是依照本发明实施的256点基2⁴SDF流水线FFT处理器的结构图；

图3B是图3A所示的256点基2⁴SDF流水线FFT处理器中使用的BF1的电路图；

图3C是图3A所示的256点基2⁴SDF流水线FFT处理器中使用的BF2的电路图；

图3D是图3A所示的256点基2⁴SDF流水线FFT处理器中使用的BF3的电路图；

图3E是图3A所示的256点基2⁴SDF流水线FFT处理器中使用的BF4的电路图；

图4A是-j乘法器的电路图；

图4B是 乘法器的电路图；

图4C是 乘法器的电路图；

图4D是

乘法器的电路图；

图5是依照本发明实施的4096点基2⁴SDF流水线FFT处理器的结构图；

具体实施方式

在以下的描述中，包括了一些特定的技术细节，诸如特定的实施例、技术、硬件电路、装置等，这是为了更加清楚、全面地说明本发明，而不是限制本发明的应用范围。例如，本发明使用256点和4096点FFT作为实施例。但是，这些实施例和结构仅是示例性的，本技术的专家可以看出，不脱离这些特定细节的其它实施例同样可以来实现本发明。在其它的情况下，略去了对周知DFT/FFT方法、装置和技术的详细说明，以避免过多的细节妨碍了对本发明的说明。

图2为基2⁴处理单元的信号流程图，需要用到的旋转因子有W₁₆ ¹、W₁₆ ²、W₁₆ ³、W₁₆ ⁴、W₁₆ ⁵、W₁₆ ⁶和W₁₆ ⁷。

其中 $W_{16}^1=\cos \left(\frac{\mathrm{\π}}{8}\right)-j\sin \left(\frac{\mathrm{\π}}{8}\right),$ $W_{16}^2=\cos \left(\frac{\mathrm{\π}}{4}\right)-j\sin \left(\frac{\mathrm{\π}}{4}\right),$

$W_{16}^3=\cos \left(\frac{3\mathrm{\π}}{8}\right)-j\sin \left(\frac{3\mathrm{\π}}{8}\right),$ $W_{16}^4=\cos \left(\frac{\mathrm{\π}}{2}\right)-j\sin \left(\frac{\mathrm{\π}}{2}\right),$

$W_{16}^5=\cos \left(\frac{5\mathrm{\π}}{8}\right)-j\sin \left(\frac{5\mathrm{\π}}{8}\right),$ $W_{16}^6=\cos \left(\frac{3\mathrm{\π}}{4}\right)-j\sin \left(\frac{3\mathrm{\π}}{4}\right),$

$W_{16}^7=\cos \left(\frac{7\mathrm{\π}}{8}\right)-j\sin \left(\frac{7\mathrm{\π}}{8}\right).$

为了减少复数乘法器的使用，必须从上面的旋转因子找出规律，使其能化简为普通的逻辑操作就能完成复数乘法运算。其中，最容易化简的是 $W_{16}^4=-j.$

$(X+\mathrm{jY})*W_{16}^4=-j(X+\mathrm{jY})=Y-\mathrm{jX},$ 可以用图4A所示的电路完成该复数乘法运算。

其次容易化简的是W₁₆ ²和W₁₆ ⁶， $W_{16}^2=\cos \left(\frac{\mathrm{\π}}{4}\right)-j\sin \left(\frac{\mathrm{\π}}{4}\right)=\frac{\sqrt{2}}{2}-\frac{\sqrt{2}}{2}j$

$W_{16}^6=\cos \left(\frac{3\mathrm{\π}}{4}\right)-j\sin \left(\frac{3\mathrm{\π}}{4}\right)=-\frac{\sqrt{2}}{2}+\frac{\sqrt{2}}{2}j=-j{W}_{16}^2,$ 所以只要将W₁₆ ²化简了，W₁₆ ⁶也随着可以化简。

$\frac{\sqrt{2}}{2}=0.7071068=2^{-1}+2^{-3}+2^{-4}+2^{-6}+2^{-8}+2^{-9}$

$(X+\mathrm{jY})*W_{16}^2=(X+\mathrm{jY})*(\frac{\sqrt{2}}{2}-\frac{\sqrt{2}}{2}j)=\frac{\sqrt{2}}{2}[(X+Y)+j(Y-X)]$

$=(2^{-1}+2^{-3}+2^{-4}+2^{-6}+2^{-8}+2^{-9})(X+Y)+j(2^{-1}+2^{-3}+2^{-4}+2^{-6}+2^{-8}+2^{-9})(Y-X)$

可以用图4B所示的电路实现。

$W_{16}^5=\cos \left(\frac{5\mathrm{\π}}{8}\right)-j\sin \left(\frac{5\mathrm{\π}}{8}\right)=\sin (\frac{\mathrm{\π}}{2}-\frac{5\mathrm{\π}}{8})-j\cos (\frac{\mathrm{\π}}{2}-\frac{5\mathrm{\π}}{8})$

$=-\sin \left(\frac{\mathrm{\π}}{8}\right)-j\cos \left(\frac{\mathrm{\π}}{8}\right)=-j{W}_{16}^1$

$W_{16}^7=\cos \left(\frac{7\mathrm{\π}}{8}\right)-j\sin \left(\frac{7\mathrm{\π}}{8}\right)=\sin (\frac{\mathrm{\π}}{2}-\frac{7\mathrm{\π}}{8})-j\cos (\frac{\mathrm{\π}}{2}-\left(\frac{7\mathrm{\π}}{8}\right))$

$=-\sin \left(\frac{3\mathrm{\π}}{8}\right)-\cos \left(\frac{3\mathrm{\π}}{8}\right)=-j{W}_{16}^3$

这样W₁₆ ⁵和W₁₆ ⁷就可以用W₁₆ ¹和W₁₆ ³来表示，虽然W₁₆ ¹和W₁₆ ³之间没有直接的倍数关系，但是它们都和

与 有关系。

$\sin \left(\frac{\mathrm{\π}}{8}\right)=0.382683432=2^{-2}+2^{-3}+2^{-8}+2^{-9}+2^{-10}+2^{-11}$

$\cos \left(\frac{\mathrm{\π}}{8}\right)=0.923879533=2^{-1}+2^{-2}+2^{-3}+2^{-5}+2^{-6}+2^{-9}$

所以该乘法可以用图4C和图4D所示的电路实现。

图3A为应用本发明的256点FFT处理器的实例。具体地说，该电路实例由两个基2⁴蝶形处理单元组成，中间用一个复数乘法器将它们连接起来。每个基2⁴单元都由四个寄存器组和四个基2蝶形单元组成，其中第一个基2⁴单元中四个寄存器组100、101、102和103的容量分别为128、64、32和16个字长，四个基2蝶形单元108、109、110和111分别为BF1-1、BF2-1、BF3-1和BF4-1。第二个基2⁴单元中四个寄存器组104、105、106和107的容量分别为8、4、2和1个字长，四个基2蝶形单元112、113、114和115分别为BF1-2、BF2-2、BF3-2和BF4-2。

具体地说，首先将输入数据序列x(n)传给第一个蝶形单元108，128个字长的反馈寄存器100将蝶108的输出与输入连起来。同样，第二蝶单元109、第三碟单元110和第四蝶单元111的输入和输出分别被反馈寄存器101、102和103连起来。乘法器117将包括蝶单元108、109、110和111的第一级与包括蝶单元112、113、114和115的第二级连起来，并用旋转因子Wi乘数据流。蝶单元108和112、109和113、110和114、111和115的结构分别相同。蝶单元112、113、114和115配备有反馈寄存器104、105、106和107，它们之间的联系关系和第一级相同。输出序列X(K)源于处理器的第二级输出。用时钟信号118来同步的二进制计数器116用作同步控制器和地址计数器，可用于旋转因子的地址产生。

图3B所示的BF1型蝶包括两个加法器120、两个减法器121以及四个多路选择器122，所述的多路选择器的操作受控于控制信号123。对第一级的BF1-1，控制信号123和计数器116的第7位相连，对第二级的BF1-2，控制信号123和计数器116的第3位相连。

图3C所示的BF2型蝶在结构上与BF1型蝶相类似，包括两个加法器124、两个减法器125、一个减法器130、四个多路选择器127、两个多路选择器131、一个非门129和一个与门128。控制信号132作用于非门129的输入，控制信号127作用于与门128的输入，非门129的输出作用于与门128的输入，与门128的输出作用于多路选择器131。减法器130的一端固定接在“0”电平上。对第一级的BF2-1，控制信号127、控制信号132分别与计数器116的第6位、第7位相连，对第二级的BF2-2，控制信号127、控制信号132分别与计数器116的第2位、第3位相连。

图3D所示的BF3型蝶在结构上和BF2的相似，包括两个加法器140、两个减法器141、四个多路选择器142、一个多路选择器144、一个减法器145，两个多路选择器146、两个

乘法单元147、一个加法器148、一个减法器149、三个非门、一个或门、一个两输入与门和两个三输入与门。控制信号143作用于多路选择器142，与门153的输出作用于多路选择器144，或门152的输出作用于多路选择器146。对第一级BF3-1，控制信号151、150和143分别与计数器116的第7、第6和第5位相连。对第二级BF3-2，控制信号151、150和143分别与计数器116的第3、第2和第1位相连。图4B所示的为 乘法单元147的具体电路。

图3E所示的BF4型蝶在结构上和BF3的相似，但包括一个加法器174、一个减法器175、两个多路选择器173、两个2选2选择器176、两个 乘法器178、两个

乘法器177、一个异或门、两个四输入与门、一个三输入与门、一个非门和两个或门。或门179的输出作用于多路选择器173，与门180的输出作用于2选2选择器176。2选2选择器176的工作机制为：当176的控制信号为1时，加法器174的一端连接178，另一端连接177，减法器175的一端连接188，一端连接187；当176控制信号为0时，加法器174的一端连接187，另一端连接188，减法器175的一端连接177，一端连接178。对第一级BF4，控制信号163、164、165和166分别于计数器116的第4、第5、第6和第7位相连，对第二级BF4，控制信号163、164、165和166分别于计数器116的第0、第1、第2和第3位相连。 乘法器和 乘法器的电路如图4C所示。

图3A中的基2⁴的单延迟反馈FFT的操作如下。在第一个N/2周期中，BF1中2选1多路选择器122转换至位置“0”，来自左边的输入数据被传至反馈移位寄存器100，直至它们被填满。在下一个N/2周期中，多路选择器122转至位置“1”，BF1用输入的数据和存储在移位寄存器中数据计算2点DFT。

X(n)＝x(n)+x(n+N/2)   0≤n＜N/2

X(n+N/2)＝x(n)-x(n+N/2)

蝶的输出X(n)被传送至下一个蝶的输入，X(n+N/2)被传回至要在下一个N/2周期中加以多路选择的移位寄存器。

在第一个N/2到3N/4周期之间，BF2中多路选择器126转换至位置“0”，来自BF1的输入数据被传至反馈移位寄存器101，直至它们被填满。在下一个N/4周期中，多路选择器转至位置“1”，BF2用输入的数据和存储在移位寄存器中数据计算两点DFT。在此N/4周期中，多路选择器131转至位置“0”，在接下来的N/4周期，多路选择器131转至位置“1”，将输入数据乘以-j，然后和存储在移位寄存器中的数据计算2点DFT。蝶的输出X(n)被传送至下一个蝶的输入，X(n+N/4)被传回至要在下一个N/4周期中加以多路选择的移位寄存器。

在第一个3N/4到7N/8周期之间，BF3中多路选择器142转换至位置“0”，来自BF2的输入数据被传至反馈移位寄存器102，直至它们被填满。在下一个N/8周期中，多路选择器142转至位置“1”，BF2用输入的数据和存储在移位寄存器中数据计算两点DFT。在此N/8周期中，多路选择器144转至位置“0”，在接下来的N/4个周期，后N/8个周期多路选择器144转至位置“1”，将输入数据乘以-j，然后和存储在移位寄存器中的数据计算2点DFT。在11N/8到12N/8周期间，多路选择器144转至位置“0”，多路选择器146转至位置“1”，将输入数据乘以W₁₆ ²，然后和存储在移位寄存器中的数据计算2点DFT。

在第一个7N/8到15N/16周期之间BF4中多路选择器162转至位置“0”，来自BF3的输入数据被传至反馈移位寄存器103，直至它们被填满。在17N/16周期，多路选择器167转至位置“1”，将数据乘以W₁₆ ⁴。在19N/16周期，多路选择器169转至位置“1”，将数据乘以W₁₆ ²。在21N/16周期，多路选择器173转至位置“1”，2选2选择器转至位置“0”，将数据乘以W₁₆ ⁶，然后和存储在移位寄存器中的数据计算2点DFT。

上面说明的第一级需要来自同步计数器116的四位控制信号，从电路可以看出控制比较简单。然后，数据经过一个全复数乘法器117，以逐字形成基2⁴FFT的第一级结果。下一步的处理过程按在每个连续蝶处理级减半的输入间隔重复这一方式。在N-1个时钟周期之后，按位反的顺序输出整个DFT变换结果X(K)。然后，在不暂停的情况下对变换的下一帧进行处理，因为在处理器的各级处都有流水线式的处理。

图5为应用本发明的4096点FFT处理器的实例。具体地说，该电路实例由三个基2⁴蝶形处理单元组成，中间用两个复数乘法器将它们连接起来。每个基2⁴单元都由四个寄存器组和四个基2蝶形单元组成，其中第一个基2⁴单元中四个寄存器组200、201、202和203的容量分别为2048、1024、512和256个字长，四个基2蝶形单元212、213、214和215分别为BF1-1、BF2-1、BF3-1和BF4-1。第二个基2⁴单元中四个寄存器组204、205、206和207的容量分别为128、64、32和16个字长，四个基2蝶形单元216、217、218和219分别为BF1-2、BF2-2、BF3-2和BF4-2。第三个基2⁴单元中四个寄存器组208、209、210和211的容量分别为8、4、2和1个字长，四个基2蝶形单元220、221、222和223分别为BF1-3、BF2-3、BF3-3和BF4-3。

和以前的方法相比，本发明提供了一种由BF1、BF2、BF3和BF4单元组成的基2⁴蝶形处理结构，它的输出部分至少包括一个BF1单元，用一个复数乘法器将每一级连接起来。BF2包括一个

复旋转因子，BF3同时包括一个

和

复旋转因子，BF4同时包括一个

和

复旋转因子。所有的BF1、BF2、BF3和BF4单元都由一个流水计数器来控制，流水计数器还控制复数乘法器中旋转因子的生成。

本发明所介绍的方法可以很容易的实现，并可以修改以满足不同点数FFT的需求，并不仅限于上述说明中的具体例子。

Claims (9)

1.一种实时快速傅立叶变换电路，用于计算N点离散傅立叶变换(DFT)，包括若干个用复数乘法器连接的基2⁴蝶形单元，所述复数乘法器将前一级的所述基2⁴蝶形单元输出的复数与控制单元提供的旋转因子相乘得到一个复数乘积；其特征在于，所述每个基2⁴蝶形单元均包括串行连接的蝶形单元BF1、蝶形单元BF2、蝶形单元BF3和蝶形单元BF4，所述蝶形单元BF1的输入为整个基2⁴蝶形单元的输入，所述蝶形单元BF4的输出为整个基2⁴蝶形单元的输出。

2.根据权利要求1所述的一种实时快速傅立叶变换电路，其特征在于，所述蝶形单元BF1、BF2、BF3和BF4由一个计数器控制。

3.根据权利要求2所述的一种实时快速傅立叶变换电路，其特征在于，所述计数器还控制所述复数乘法器中旋转因子的生成。

4.根据权利要求1所述的一种实时快速傅立叶变换电路，其特征在于，所述蝶形单元BF2包括一个

复旋转因子；所述蝶形单元BF3同时包括一个 复旋转因子和一个

复旋转因子；所述蝶形单元BF4同时包括一个

复旋转因子、一个 复旋转因子和一个 复旋转因子。

5.根据权利要求1所述的一种实时快速傅立叶变换电路，其特征在于，所述N等于256点，所述实时快速傅立叶变换电路包括用一个所述复数乘法器(117)连接的两个所述基2⁴蝶形处理单元，所述计数器(116)通过时钟信号(118)控制所述实时快速傅立叶变换电路；第一个所述基2⁴蝶形单元包括所述蝶形单元BF1(108)以及反馈连接其输出与输入的128个字长的寄存器(100)、所述蝶形单元BF2(109)以及反馈连接其输出与输入的64个字长的寄存器(101)、所述蝶形单元BF3(110)以及反馈连接其输出与输入的32个字长的寄存器(102)和所述蝶形单元BF4(111)以及反馈连接其输出与输入的16个字长的寄存器(103)，第二个所述基2⁴单元包括所述蝶形单元BF1(112)以及反馈连接其输出与输入的8个字长的寄存器(104)、所述蝶形单元BF2(113)以及反馈连接其输出与输入的4个字长的寄存器(105)、所述蝶形单元BF3(114)以及反馈连接其输出与输入的2个字长的寄存器(106)和所述蝶形单元BF4(115)以及反馈连接其输出与输入的1个字长的寄存器(107)。

6.根据权利要求5所述的一种实时快速傅立叶变换电路，其特征在于，所述蝶形单元BF1用输入的数据和存储在所述移位寄存器(100)或者移位寄存器(112)中的数据计算2点DFT，包括两个加法器(120)、两个减法器(121)以及四个多路选择器(122)，所述的多路选择器的操作受控于来自所述计数器(116)的第7位或者第3位的控制信号s。

7.根据权利要求6所述的一种实时快速傅立叶变换电路，其特征在于，所述蝶形单元BF2在结构上与所述蝶形单元BF1相类似，在与所述蝶形单元BF1相同的电路结构前端还包括一个一端固定接在“0”电平上的减法器(130)、两个多路选择器(131)、一个非门(129)和一个与门(128)；来自所述计数器(116)的第6位或者第2位的控制信号m通过所述非门(129)与所述控制信号s一起共同输入与门(128)，与门(128)的输出作用于多路选择器(131)。

8.根据权利要求7所述的一种实时快速傅立叶变换电路，其特征在于，所述蝶形单元BF3在结构上和所述蝶形单元BF2相类似，在与所述蝶形单元BF2相同的电路结构前端还包括输出分别经过两个 乘法单元(147)的一个加法器(148)和一个减法器(149)，以及对应连接的两个多路选择器(146)、两个非门、一个或门和两个三输入与门；来自所述计数器(116)的第5位或者第1位的控制信号h通过第一个所述非门与所述控制信号s、所述控制信号m一起共同输入第一个所述三输入与门，所述控制信号m通过第二个所述非门与所述控制信号h、所述控制信号s一起共同输入第二个所述三输入与门，两个所述三输入与门的输出通过所述或门(152)作用于多路选择器(146)。

9.根据权利要求8所述的一种实时快速傅立叶变换电路，其特征在于，所述蝶形单元BF4在结构上和所述蝶形单元BF3相类似，在与所述蝶形单元BF3相同的电路结构前端还包括两个sin 乘法器(178)和(188)、两个cos 乘法器(177)和(187)、两个2选2选择器(176)、一个加法器(174)、一个减法器(175)、两个多路选择器(173)，以及一个异或门、两个四输入与门、一个三输入与门(180)、一个非门和两个或门；并且：

来自所述计数器(116)的第4位或者第0位的控制信号d通过第一个所述非门与所述控制信号s、所述控制信号m和所述控制信号h一起共同输入第一个所述四输入与门，所述控制信号m和所述控制信号h通过非门后与所述控制信号s和所述控制信号d一起共同输入第二个所述四输入与门；

所述控制信号m和所述控制信号h通过所述异或门后与所述控制信号s、控制信号d一起共同输入所述三输入与门(180)；所述三输入与门(180)的输出作用于2选2选择器(176)；

两个所述四输入与门的输出通过所述第一个或门后、与所述三输入与门(180)的输出一起共同输入所述或门(179)，所述或门(179)的输出作用于多路选择器(173)。

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