CN1688021A - 可自我测试的芯片及其测试方法 - Google Patents

Abstract

可自我测试的芯片及其测试方法。可自我测试的芯片是与一处理器电性连接。芯片是依一测试模式以自我测试。芯片包括第一电路、样本产生器、待测电路及结果产生器。第一电路与处理器电性连接。样本产生器以伪随机数方式产生一测试样本。待测电路接收经由第一电路接收处理器输出的一命令，并依据测试样本而执行命令以输出一测试结果。结果产生器依据测试结果而产生一签章结果。之后，根据签章结果以验证芯片。

Description

可自我测试的芯片及其测试方法

技术领域

本发明有关一种测试芯片及其方法，且特别是有关一种自我测试的芯片及其方法。

背景技术

在设计芯片时，其较以前的电路板系统在重量、体积、性能及价格皆具有优势。然而若在设计芯片前忽略测试问题，则待产品大量产生时甚至会出现测试代价超过制造代价的问题。因此，于设计芯片时，测试方面为一重要课题。

请参照图1，其是传统测试芯片的架构图，在此以应用于计算机系统的芯片为例。计算机系统100包括处理器110、芯片120及内存130。当芯片120于测试状态时，处理器110是以控制信号CO1控制芯片120的动作。芯片120在此是以整合式芯片为例，包括北桥(North Bridge)121及绘图电路122。因芯片120主要的输出及输入是通过北桥121，绘图电路122的输出及输入亦需通过北桥121。于测试绘图电路122时，绘图电路122借由北桥121接收存储器130输出的测试样本P12，并借由北桥121接收处理器110输出的控制指令CO1，据以处理后，通过北桥121输出测试结果P14至存储器130。

然而，处理器110与芯片120沟通的外部总线(Front Side Bus，FSB)的时脉有400MHz或800MHz不等，而存储器130的运作时脉有266MHz或333MHz不等，绘图电路122的工作时脉有266MHz或333MHz不等。为了支持多种时脉频率的组合，而使测试过程复杂化且较难以除错(debug)，则会使测试的效率下降。对于测试者而言，此些时脉频率不允许被更动，而使测试时有所限制。

另一方面，一般测试样本是输入人眼可办视的样本，例如输入三点的坐标样本，经绘图电路运算后输出结果为一三角型的图形以验证其正确性。然而，测试样本建立不易，且绘图电路产生的测试结果的数据量也很大，会延长测试时间。

芯片120于测试时也可通过自动测试设备(Auto Test Equivalent，ATE)验证芯片的正确性。但是自动测试设备价格相当昂贵，动辄上百万美元。且芯片电路日趋复杂，渐渐超出目前自动测试设备的速度与储存能力，因此会降低错误覆盖率(fault coverage)而降低产品整体品质及增长测试时间而间接增加成本。

为了方便的验证芯片，芯片的内建式自我测试技术(Built-in Self Test，BIST)技术开始受到注目。BIST的应用，在走向单芯片系统(System on Chip，SoC)的今天，愈是大型设计的芯片愈依赖此技术。然而，一般内建式自我测试的芯片，其需进行验证的电路需重新设计，如刊载于IEEE TRANSACTIONS ON COMPUTER-AIDEDDESIGN ON INTEGRATED CIRCUIT AND SYSTEM.VOL.20.NO.4.APRIL 2001中，Touba等人所提出的″Bit-Fixing in Pseudorandom Sequences for Scan BIST″，其待测电路需因应自我测试的需求而改变设计，增添研发的复杂度。

发明内容

有鉴于此，本发明的目的是提供一种内建自我测试的芯片及其测试方法，可使验证过程简化，节约测试所需的时间以紧跟市场的脚步。

根据本发明一方面提出一种可自我测试的芯片，该芯片包括一样本产生器产生一测试样本，一待测电路接收该测试样本，并根据该测试样本输出一测试结果以及一结果产生器，依据该测试结果而产生一签章结果，借由输出该签章结果以验证该芯片。

根据本发明的另一方面提出一种内建自我测试的芯片，与一处理器电性连接，芯片是依一测试模式以自我测试，芯片包括第一电路、样本产生器、待测电路及结果产生器。第一电路与处理器电性连接。样本产生器以伪随机数方式产生一测试样本。待测电路接收经由第一电路接收处理器输出的一命令，并依据测试样本而执行命令以输出一测试结果。结果产生器，依据测试结果而产生一签章结果。之后，是根据签章结果以验证芯片。

根据本发明又一方面提出一种自我测试的方法，用于一芯片。芯片是与一处理器电性连接并具有一测试模式。自我测试的方法是于测试模式下执行。首先，以伪随机数方式产生一测试样本。接着，依据测试样本而执行处理器出的一命令以输出一测试结果。而后，依据测试结果而产生一签章结果。最后，依据签章结果以验证芯片。

为让本发明的上述目的、特点和优点能更明显易懂，下文特举数个较佳实施例，并配合附图进行详细说明。

附图说明

图1是传统测试芯片的架构图。

图2是依照本发明一实施例的测试芯片的架构图。

图3是依本发明一较佳实施例的芯片自我测试的方法的流程图。

图4是依照本发明另一实施例的整合式芯片的架构图。

具体实施方式

请参照图2，其是依照本发明一实施例的整合式芯片的架构图，应用于计算机系统。计算机系统200包括整合式的芯片220及处理器210。整合式芯片220是与处理器210电性连接，本实施例中所提的处理器210是中央处理器(Center Process Unit，CPU)。芯片220是于一测试模式下进行自我测试。整合式芯片220包括北桥221、测试电路223及绘图电路222。北桥221与处理器210电性连接并接收处理器输出的命令CO2以输出命令CO2’至绘图电路222。测试电路223包括样本产生器224及结果产生器225。样本产生器224以伪随机数(pseudo-random)方式产生一测试样本(test pattern)P21。绘图电路222接收命令CO2’，并依据测试样本P21而执行命令CO2’以输出测试结果P22。结果产生器225依据测试结果P22而产生签章(signature)结果P23。最后，是根据签章结果P23以验证芯片220。

样本产生器224于本实施例中为线性反馈移位寄存器(Linear FeedbackShift Register，LFSR)。结果产生器225于本实施例中为多输入记号寄存器(Multiple-Input Signature Register，MISR)。结果产生器225依据测试结果P22而产生签章结果P23，结果产生器225是于其过程加入数据量压缩的动作使签章结果P23的数据量减小而减少测试时间。

结果产生器225产生签章结果P23的方法如下。其一为结果产生器225将测试结果P22以核对和(checksum)的方式产生签章结果P23。例如绘图电路222输出的测试结果P22是包括多个子测试结果，结果产生器225是根据此些子测试结果产生多个子签章结果并相加后得到签章结果P23。另一为结果产生器225将测试结果P22依一多项式的运算产生签章结果P23。

而于本实施例中，因待测的芯片220中已内建BIST的技术，不需自存储器中读取测试样本。因而于测试阶段，输入的测试样本的值并不需具有实质意义，仅需输入数值使绘图电路222运算，最后以测试结果P22计算出签章结果P43验证芯片220的正确性。故由内部的样本产生器224以伪随机数的方式产生测试样本P21，使绘图电路222于测试状态下执行，且亦不用受限于存储器的工作时脉，使工作环境的因素简化。且此种于芯片内自我测试的做法，可配合芯片的时脉而达全速测试(at-speed)的效用。

虽然本实施例是于北桥及绘图电路整合的芯片中提出BIST架构，但其以LFSR以伪随机数的方式产生的测试样本及MISR产生签章结果的方式，并不限于此实施例。凡以此概念提出的概念，皆于本发明的范畴内。

请参照图3，其是依本发明提出一实施例的芯片自我测试的方法流程图。首先，以伪随机数方式产生测试样本P21，如步骤31所示。接着，依据测试样本P21而执行命令CO2’以输出测试结果P22，如步骤32所示。之后，依据测试结果P22而产生一签章结果P23，如步骤33所示。最后，依据签章结果P23以验证芯片220，如步骤34所示。而其验证方式，是以签章结果P23与模拟(simulation)的结果比对绘图电路222的运作正确性。

请参照图4，其是依照本发明另一实施例的整合式芯片的架构图。整合式芯片420是于一测试模式下进行自我测试。整合式芯片420包括测试电路423及待测电路422，其中待测电路422可以是提供网络物理层作用的电路，亦可以是负责USB传输功能的电路，也可以是一种桥接电路。而测试电路423包括样本产生器424及结果产生器425。样本产生器424以伪随机数方式产生一测试样本P41。待测电路422接收测试样本P41，并执行测试样本P41以输出测试结果P42。结果产生器425依据测试结果P42而产生签章结果P43，其签章结果P43用以验证芯片420。

样本产生器424于本实施例中为线性反馈移位寄存器。结果产生器425于本实施例中为多输入记号寄存器。结果产生器425依据测试结果P42而产生签章结果P43，结果产生器425是于其过程加入数据量压缩的动作使签章结果P43的数据量减小而减少测试时间。

结果产生器425产生签章结果P43的方法如下。其一为结果产生器425将测试结果P42以核对和的方式产生签章结果P43。例如待测电路422输出的测试结果P42包括多个子测试结果，结果产生器425是根据此些子测试结果产生多个子签章结果并相加后得到签章结果P43。另一为结果产生器425将测试结果P42依一多项式的运算产生签章结果P43。

而于本实施例中，因待测的芯片420中已内建BIST的技术，不需自存储器中读取测试样本。因而于测试阶段，输入的测试样本P41的值并不需具有实质意义，仅需输入数值使待测电路422运算，最后以测试结果P42计算出签章结果P43用以验证芯片420的正确性。由内部的样本产生器424以伪随机数的方式产生测试样本P41，使待测电路422于测试状态下执行，且亦不用受限于存储器的工作时脉，使工作环境的因素简化。且此种于芯片内自我测试的做法，可配合芯片的时脉而达全速测试(at-speed)的效用。

本发明上述实施例所揭示的可自我测试的芯片及其测试方法，因避免自存储器读取测试样本而造成工作时脉频率的复杂化。且于结果产生器的端将测试结果压缩，而使验证过程简化。相较于芯片内部数百万个的电路，BIST技术仅于芯片内部增加稍许的电路，并未增加过多成本，且又相对节约测试所需的时间。而且省略了人为输入测试样本的动作，以伪随机数的方式产生测试样本，亦节省测试的时间以跟进市场的脚步。

综上所述，虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何熟悉本技术的人员，在不脱离本发明的精神和范围内，当可作各种的等效的改变或替换，因此本发明的保护范围当视后附的本申请权利要求范围所界定的为准。

Claims (13)

1.一种自我测试芯片的方法，用于一芯片，该芯片是与一处理器电性连接并具有一测试模式，该方法是于该测试模式下执行，该方法包括：

由该芯片内部产生一测试样本；

依据该测试样本而执行该处理器出的命令以产生一测试结果；

依据该测试结果而产生一签章结果；以及

依据该签章结果以验证该芯片。

2.如权利要求1所述的方法，其特征在于于产生一测试样本的步骤，该测试样本是由一线性反馈移位寄存器所产生。

3.如权利要求1所述的方法，其特征在于于产生一签章结果的步骤，该签章结果是由一多输入记号寄存器所产生。

4.如权利要求1所述的方法，其特征在于于产生一签章结果的步骤中，是将该测试结果依核对和的方式产生该签章结果。

5.如权利要求1所述的方法，其特征在于于产生一签章结果的步骤中，是将该测试结果依一多项式的运算产生该签章结果。

6.如权利要求1所述的方法，其特征在于该测试样本是以伪随机数方式产生。

7.一种可自我测试的芯片，该芯片包括：

一测试电路，产生一测试样本；以及

一待测电路，接收该测试样本以产生一测试结果；

其中，该测试结果回传至该测试电路，使该测试电路依据该测试结果而产生一签章结果，并借由输出该签章结果以验证该芯片。

8.如权利要求7所述的芯片，其特征在于还包含一第一电路与一处理器电性连接，该第一电路用以接收该处理器输出的命令并传递命令至该待测电路以供该待测电路配合该测试样本执行，使该待测电路产生该测试结果。

9.如权利要求7所述的芯片，其特征在于该测试电路包括：

一样本产生器，以伪随机数方式产生该测试样本；及

一结果产生器，接收由该测试电路所产生的测试结果，并且依据该测试结果产生该签章结果。

10.如权利要求9所述的芯片，其特征在于该样本产生器为线性反馈移位寄存器。

11.如权利要求9所述的芯片，其特征在于该结果产生器为多输入记号寄存器。

12.如权利要求7所述的芯片，其特征在于该测试电路是将该测试结果依核对和的方式产生该签章结果。

13.如权利要求7所述的芯片，其特征在于该测试电路是将该测试结果依一多项式的运算产生该签章结果。