CN1671177A - Jpeg2000分数位平面编码方法及电路 - Google Patents

Abstract

本发明公开了一种针对JPEG2000图像压缩国际标准中分数位平面编码的快速实现方法及其电路结构，尤指一种位平面、过程双重并行编码方法和局部模块并行电路结构。首先进行预处理，确定各幅度位平面的重要性状态和幅度细化状态，去除各位平面之间的关联，然后对各位平面独立、并行编码；将重要性传播过程提前开始执行编码，幅度细化过程和清除过程等到待编码幅度位所有8邻域系数均通过重要性传播过程后开始执行并行编码。本发明将分数位平面编码的多个位平面、过程同时、并行编码，使编码速度大幅度提高；根据各个模块的使用情况，配置相应数目的编码电路模块，使内部存储资源大幅度降低。本发明可以广泛用于计算机网络环境和数码相机等电子产品之中。

Description

JPEG2000分数位平面编码方法及电路

技术领域：

本发明属于图象数据压缩领域和视频数据压缩领域，尤其涉及一种分数位平面编码方法，以及一种分数位平面编码电路。

背景技术：

JPEG2000是由国际标准化组织ISO和国际电信标准化联盟ITU-T于2001年联合颁布的新一代图象压缩国际标准。与上一代图象压缩国际标准JPEG相比，它除了具有更高的压缩性能，还具有许多适合于网络环境下的新功能。例如，无损和有损压缩统一在小波变换编码框架之中；按照多种质量、分辨率、分量渐进要求统一组织码流；对图象中感兴趣区域优先编码。JPEG标准虽然也可以提供这些功能，但是难以将它们统一、高效地组织在一个码流之中。

JPEG 2000将在计算机及其网络环境中广泛地应用。而且，还将在数码相机，传真机、医疗影像设备等众多电子产品中广泛应用。无论对于何种应用，JPEG2000图象压缩算法的快速实现，以及通过低成本集成电路的快速实现，对于JPEG2000的推广、普及具有关键性的促进作用。

无论现在，还是将来，人们对数字图象的质量要求越来越高。数字图象质量的提高意味着数据量的增加，以及图象处理速度的增加。这种增加是非常巨大的。例如，数码相机从几年前的数十万象素快速发展到今天的数百万象素，而摄影速度没有丝毫降低。数字电视由普通电视向高清晰度电视发展，不仅图象尺寸由720×576象素发展到1920×1152象素，而且由每秒30帧图象增加到每秒60帧图象。

实现这些转变仅靠提高集成电路的速度、规模等性能，会使集成电路的成本过高，难以被广泛地接受。而通过方法的改进，使图象处理速度增加，并保证低成本的集成电路也能够快速实现，是更为有效和广为使用的途径。本发明也是基于此途径，针对JPEG2000国际标准，设计分数位平面编码的快速实现方法和通过低成本集成电路的实现技术。

JPEG2000的核心算法由如下几部分组成，小波变换、量化、分数位平面编码、算术编码和输出码流组织。图象经小波变换后，各小波变换子带被进一步分割为较小的矩形编码块，各个编码块独立地进行后续编码。所有编码块产生的数据，按照应用要求，根据率失真准则组织成最终输出码流。

分数位平面编码在JPEG2000图象压缩算法中需要的时间最长，约占全部运算时间的50％以上，是影响JPEG2000算法编码速度的最主要因素。而5层小波变换需要的时间一般还不到全部时间的25％。

JPEG2000的小波变换采用3至6层的金字塔形小波变换。图1、图2为图象的小波变换子带示意图，其中，L表示低频，H表示高频。图1是图象的1层小波变换，它产生4个子带。图2是图象的金字塔形4层小波变换，它是在1层小波变换之后，对低频子带LL1再次进行第二层的小波变换，然后再对产生的LL2进行第三层的小波变换，最后再对产生的LL3进行第四层的小波变换。

图象经过小波变换之后产生的小波变换系数(简称小波系数)进行标量量化。量化步长根据压缩比来决定，若要求无损压缩，量化步长则为1。量化后的小波系数进行分数位平面编码。

分数位平面编码是将小波系数从其幅度的高位平面向低位平面渐进编码。所谓“位平面”，是指多个小波系数的所有相同位置的比特组成的平面。例如，所有正、负号位组成的符号位平面、最高幅度位组成的最高幅度位平面，等等。符号位平面不独立编码，各个符号位随着自身小波系数的第一个数值为1的幅度位编码。在此幅度位编码后，小波系数由“不重要系数”改变为“重要系数”。

每个位平面编码分为3个编码过程，重要性传播过程(significancepropagation，SP)、幅度细化过程(magnitude refinement，MP)和清除过程(cleanup，CP)，组成“分数位平面编码”。某个幅度位应在哪个过程编码，决定于自身及其相邻小波系数的状态。相邻小波系数仅限于8邻域位置，如图3所示，X为待编码幅度位，其余为8邻域系数。

本发明采用垂直因果(vertically causal)编码模式，对位于编码块外或下一条带中的邻域系数都当作0值处理。编码块中，由上而下，每4行组成一个条带。垂直因果模式编码较为简单，现有的分数位平面编码电路都采用此工作模式(参考文献：1、J.S.Chiang，Y.S.Lin，and C.Y.Hsieh，“EfficientPass-Parallel Architecture for EBCOT in JPEG2000，”IEEE ISCAS-2002，May2002。2、C.J.Lian，K.F.Chen，H.H.Chen，and L.G.Chen，“Analysis andArchitecture Design of Block-Coding Engine for EBCOT in JPEG2000，”IEEETrans.Circuits Syst.Video Technol.，vol.13，pp.219-230，March 2003)。而且，由它扩展到其它模式也较为容易。

3个编码过程的应用规则是，当某个幅度位属于不重要系数，而其8邻域系数中至少有1个是重要系数，则其在SP(重要性传播)过程编码；当此幅度位属于重要系数，则在MP(幅度细化)过程编码；否则，在CP(清除)过程编码。每个幅度位必须且只能在某一个过程中编码。

这3个编码过程分别、顺序地使用。对第一个含有非零幅度位的高幅度位平面，仅由CP过程编码，因为其它两个过程的应用规则都不成立。随后的位平面，首先由SP过程编码；然后是MP过程编码；最后是CP过程编码。

3个编码过程采用固定、相同的扫描顺序，如图4所示，每个编码块中，由左上角向右下角，从上到下扫描各个条带。每个条带内部，从上到下扫描每列的4个幅度位，从左到右扫描所有列。即，逐列、逐条带的扫描方式。

各编码过程的具体操作由4个编码模块执行，它们分别是符号编码模块(sign coding，SC)、幅度细化编码模块(magnitude refinement coding，MRC)、零编码模块(zero coding，ZC)和行程编码模块(run length coding，RLC)。SP过程使用ZC模块编码幅度位。MP过程使用MRC模块编码细化幅度位。CP过程使用RLC模块编码可能全为0值的1列幅度位，使用ZC模块编码其余的幅度位。如果小波系数的第一个数值为1的幅度位被编码，使用SC模块编码此系数的符号位。

各编码模块输出的是上下文(context，CX)和数据(Decision，D)对，它们在后面的算术编码中编码。分数位平面编码也常被称作“上下文(CX)构成过程”。在JPEG2000中，规定了19种上下文CX，各类CX的具体规定如表1至表5所示。

LH和LH子带			HL子带			HH子带		上下文
									∑Hi	∑Vi	∑Di	∑Hi	∑Vi	∑Di	∑(Hi+Vi)	∑Di
2	x	x	x	2	x	x	≥3	8
									1	≥1	x	≥1	1	x	≥1	2	7
1	0	≥1	0	1	≥1	0	2	6
									1	0	0	0	1	0	≥2	1	5
0	2	x	2	0	x	1	1	4
									0	1	x	1	0	x	0	1	3
0	0	≥2	0	0	≥2	≥2	0	2
									0	0	1	0	0	1	1	0	1
0	0	0	0	0	0	0	0	0

X表示可以取任意值。

表1零编码模块产生的上下文

V0(or H0)	V1(or H1)	V(or H)贡献
			重要，正	重要，正	1
重要，负	重要，正	0
			不重要	重要，正	1
重要，正	重要，负	0
			重要，负	重要，负	-1
不重要	重要，负	-1
			重要，正	不重要	1
重要，负	不重要	-1
			不重要	不重要	0

表2水平(垂直)方向邻域系数对符号位上下文的贡献

H贡献	V贡献	上下文标签	XOR
				1	1	13	0
1	0	12	0
				1	-1	11	0
0	1	10	0
				0	0	9	0
0	-1	10	1
				-1	1	11	1
-1	0	12	1
				-1	-1	13	1

表3符号编码模块产生的上下文

∑Hi+∑Vi+∑Di	第一次幅度细化	上下文标签
			x	否	16
≥1	是	15
			0	是	14

表4幅度细化编码模块产生的上下文

行程编码	第1个νpM的位置	上下文标签
			是		17
	0，  1，  2，  3	18

表5行程编码模块产生的上下文

可以看出，CX和D的确定除了依据自身的幅度位ν_p和符号位χ外，还依赖于以下3个状态：

1)小波系数的重要性状态(σ)：σ的初始值为0，当小波系数被编码到第一个数值为1的幅度位ν_pM，σ改变为1，表示此小波系数成为重要系数。

2)小波系数的幅度细化状态(γ)：γ的初始值为0，当小波系数被编码到幅度位ν_pM的低1幅度位ν_pM-1，γ改变为1，表示此系数已经过幅度细化编码。

3)幅度位的编码状态(η)：η初始化为0，当幅度位被编码后，η改变为1，表示此幅度位已经被编码。

η仅对一个位平面有效，σ和γ对所有位平面有效。

各编码模块的使用规则是，在SP过程中，如果某个不重要系数X的8邻域系数中至少有一个是重要系数，则使用ZC模块编码此系数的幅度位ν，产生8种CX，编码数据D＝ν；如果ν＝ν_pM，使用SC模块编码此系数的符号位χ，产生5种CX，D＝χXOR，表示“异或逻辑”操作，XOR随CX相应产生，如表3所示。在MP过程中，对于某个重要系数X，使用MRC模块编码其幅度位ν，产生3种CX，D＝ν。在CP过程中，如果某列的4个幅度位ν都属于不重要系数，而且它们的邻域系数都是不重要系数，则使用RLC模块统一编码；否则使用ZC模块分别编码。使用RLC模块编码时，如果这4个幅度位ν都是0，则D＝0，否则D＝1，产生1种CX；当D＝1，再用2个比特给出第一个幅度位ν＝ν_pM的位置，产生1种CX；此幅度位ν的符号位χ和此列中后面的ν采用SC模块和ZC模块编码。

需要注意的是，当某个不重要系数的ν_pM被编码，此系数成为重要系数，立即以重要系数身份影响后续系数的编码，所谓“重要性传播”。例如，若图3中的幅度位X属于MP过程或CP过程，而邻域系数D3在SP过程变为重要系数，则D3以重要系数身份影响X的编码。由于不重要系数改变为重要系数只在SP过程或CP过程，因此，串行编码时，在SP过程系数的重要性状态σ的改变，会影响其后续SP过程、MP过程和CP过程；而在CP过程系数的重要性状态σ的改变，则只影响其后续的CP过程。

按照上述算法，除了最高的非零位平面仅需要一次CP过程扫描外，其余的较低位平面均需要三次扫描来执行三个过程的编码。如果小波系数由16比特组成，待编码的幅度位平面的数目则为15。串行编码需要14×3+1＝43次扫描，这必然消耗大量的运算时间。据一般情况统计，串行的分数位平面编码所花费的时间约占全部运算时间的50％，是影响JPEG2000编码速度的最主要因素。

现有的典型分数位平面编码电路，包括简单执行算法的串行编码电路，增加3路并行的子带并行编码电路，串行优化编码电路和过程并行编码电路。其中编码速度最快的是子带并行编码电路和过程并行编码电路，提高编码速度约3倍。过程并行编码电路只对1个编码块进行，一次扫描完成一个位平面的编码。

JPEG2000中规定，各个位平面、各个过程的编码码流可以是独立的。因此，如果分数位平面编码的各个位平面、各个过程可以同时、并行编码，那么将可以大幅度地提高分数位平面编码的速度，甚至高达43倍。即，以一次扫描完成图象的全部编码，而不是串行编码需要的43次扫描，或过程并行编码需要的15次扫描。不过，以一次扫描完成图象的全部15个位平面的编码，位平面、过程双重并行编码将需要43路并行编码电路。

并行处理常常采用多路相同或相似的结构，各自独立地工作。设计43路相似、独立的编码电路将消耗较多的电路资源。而实际工作中，并行编码电路的许多模块经常处于等待状态，造成资源浪费。因此，可以设计局部模块独立，但整体上统一的编码电路，从而充分利用各个模块，节省电路资源。

发明内容：

本发明的主要目的在于提供一种快速、简捷的JPEG2000分数位平面编码方法，使分数位平面编码在视频数据压缩和图象数据压缩中，可以实现快速编码，并降低对电路性能和资源的要求。

本发明的另一目的在于提供一种分数位平面编码电路结构，使分数位平面编码可以通过低成本的集成电路实现快速编码。

本发明的JPEG2000分数位平面编码方法，包含符号位平面和各幅度位平面组成的多个位平面，各幅度位平面编码包括重要性传播过程，幅度细化过程和清除过程三个编码过程；对最高幅度位平面仅由清除过程编码；其他位平面分别、顺序按照重要性传播过程，幅度细化过程和清除过程编码；符号位平面不独立编码，各个符号位随自身小波系数的第一个数值为1的幅度位编码；其特征在于首先进行预处理，确定各幅度位平面的重要性状态σ_p和幅度细化状态γ_p，去除各位平面之间的关联，然后对各位平面独立、并行编码。

本发明通过下述逻辑操作得出重要性状态和幅度细化状态：

σ_p＝ν_p+1#ν_p+2#...#ν_p-2＝ν_p+1#σ_p+1；γ_p＝σ_p+1。

设小波变换系数由P个比特组成，包括1个符号位χ和P-1个幅度位ν_p，p：0～P-2。

本发明采用垂直因果模式编码，每编码模块由左上角向右下角，从上到下扫描各条带；每条带内部，从上到下扫描每列的幅度位，从左到右扫描所有列。

本发明重要性传播过程提前开始执行编码，幅度细化过程和清除过程等到待编码幅度位所有8邻域系数均通过重要性传播过程后开始执行并行编码。

本发明还增设一CP过程重要性状态标志σ’_p，σ’_p只对1个位平面有效；在CP过程中，当系数的重要性状态发生改变时，不改变σ_p，而改变σ’_p＝1；对于SP和MP过程，只根据σ_p数值编码；对于CP过程编码，已经过CP过程的邻域系数的重要性状态取σ^_p＝σ_p#σ’_p，而其余的邻域系数的重要性状态仍取σ_p。

本发明通过符号编码模块、幅度细化编码模块、零编码模块和行程编码模块完成各编码过程。

本发明还增设一列状态标志δ_p，在SP过程中，当1列幅度位ν_p都属于不重要系数，且都是上下文CX＝0时，置列状态标志δ_p＝1；而在CP过程中，如果整列的重要性状态σ_p＝0，也置δ_p＝1；如X所在列和它前、后两列都有δ_p＝1，则X列直接进行RLC编码；若只有后一列δ_p＝0，判断后一列的所有重要性状态σ_p是否为0；如果是，则进行RLC编码；否则使用ZC编码；对于最高幅度位平面，只有CP过程，只需判断前1列的列状态标志δ_p。

本发明的JPEG2000分数位平面编码电路，包括控制器，移位寄存器和编码器，编码器包括4种编码模块，SC模块、MRC模块、ZC模块和RLC模块，通过位平面总线与相应位平面相连，对各个幅度位、符号位编码；移位寄存器通过总线和编码器相连；其特征在于还包括一预处理器，为一“或”逻辑电路，产生各幅度位独立编码需要的小波系数重要性状态σ；移位存储器存储、移位小波变换系数及其重要性状态和编码状态；控制器通过控制线对预处理器、移位寄存器和编码器统一控制。

所述的预处理器、移位寄存器、编码器构成的编码电路为流水线结构，小波变换系数顺序输入、顺序处理、顺序移位、顺序编码、顺序输出。

所述移位寄存器还存储列状态标志，以保证RLC模块快速、连续编码。

对应位平面并行编码，所述编码器为符号位平面提供一SC模块，为各幅度位平面提供一MRC模块，为每位平面提供一ZC模块和一RLC模块

移位寄存器由当前条带移位寄存器和上一条带移位寄存器组成：当前条带移位寄存器存放当前条带的约5列小波系数及其重要性状态σ、CP过程重要性状态σ’和、编码状态η和列状态标志；上一条带移位寄存器存放上一条带最下一行的小波系数的符号位χ和重要性状态σ、CP过程重要性状态σ’。

对于位平面、过程双重并行编码，所述编码器为符号位平面提供两SC模块；为各幅度位平面共用一MRC模块；为最高幅度位平面提供一ZC模块，为其余每幅度位平面提供两ZC模块；为每幅度位平面提供一RLC模块。

本发明公开了一种JPEG2000分数位平面编码的快速实现方法及其电路结构，尤指一种位平面、过程双重并行编码方法和局部模块并行电路结构。其关键在于，该编码方法将分数位平面编码的所有位平面、过程同时、并行编码。该电路结构将编码电路分解到各个编码模块，根据各个模块的使用情况，配置相应数目的模块。即，将多路并行的电路结构改变为局部模块并行的电路结构，从而以较少的电路资源实现了分数位平面编码。

采用位平面、过程双重并行编码只是改变算法的执行顺序，并不改变算法及压缩性能。而且，JPEG2000的最终码流是根据应用要求，对所有编码块的所有过程产生的码流重新排序、组织而成。因此，并行编码同时产生多个码流，不会影响后续的码流组织，而且为其提供了多种选择。

本发明原理如下：

实现JPEG2000位平面并行编码，首先需要去除各个位平面之间的关联，使之可以独立编码。前文提到，各个位平面编码除了需要小波系数的幅度位ν、符号位χ及其编码状态η，还需要知道小波系数的重要性状态σ和幅度细化状态γ。我们发现，重要性状态σ和幅度细化状态γ可以根据较高幅度位，由简单的“或”逻辑操作求出。因此，增加一个预处理，求出每个幅度位需要的重要性状态σ和幅度细化状态γ，就可以保证位平面独立、并行编码。

设小波变换系数由P个比特组成，包括1个符号位χ和P-1个幅度位ν_p，p：0～P-2。对于幅度位ν_p的重要性状态σ_p，当幅度位ν_p低于第一个数值为1的幅度位ν_pM时，其σ_p应该为1；否则应该为0。因此，σ_p可以由较高幅度位的“或”逻辑操作产生，如公式(1)所示，“#”表示“或”逻辑算符。任一高幅度位为1，所有低幅度位的σ_p就为1。

σ_p＝ν_p+1#ν_p+2#...#ν_p-2＝ν_p+1#σ_p+1      (1)

类似地，对于幅度细化状态γ_p，当ν_p低于第一个细化幅度位ν_pM-1，其γ_p应该为1；否则应该为0。

γ_p＝σ_p+1                                   (2)

因此，产生重要性状态σ、幅度细化状态γ只需要一个“或”逻辑操作。而且，对于位平面、过程双重并行编码，只需要存储重要性状态σ_p，幅度细化状态γ_p可以直接使用高1幅度位的重要性状态σ_p+1。

经过预处理之后，各个位平面可以独立、并行地编码。但是，各个过程之间还存在着关联，需要进一步处理。对于过程的处理将在后文中介绍。下面先介绍与位平面并行编码相对应的局部模块并行编码电路结构，然后介绍过程并行编码，以及相应的局部模块并行编码电路结构。

局部模块并行编码电路结构是将编码电路分解到编码模块，根据各个模块的使用状况，配置相应数目的模块。而不使用与位平面一一对应的多路并行电路结构。

分数位平面编码的模块有4种，SC(符号编码)模块、MRC(幅度细化编码)模块、ZC(零编码)模块和RLC(行程编码)模块。SC模块只编码小波系数的符号位χ，跟随第一个数值为1的幅度位ν_pM执行。虽然ν_pM可能在任一位平面，但是，在位平面并行编码中，每个小波系数的所有幅度位被同时编码，因此，符号位χ只需编码1次，并排到ν_pM之后即可，所以1个SC模块就可以完成符号位χ的编码。

对于幅度位ν_p的编码，可能用到MRC、ZC或RLC模块。但对于低于幅度位ν_pM的ν_p的编码，只使用MRC模块编码。MRC模块很简单，而且主要对幅度位ν_pM-1使用，请参见表4。因此，也只需要1个MRC模块来编码。

对于不低于幅度位ν_pM的ν_p的编码，都可能用到ZC模块。例如，1个0值系数，其8邻域中一直有重要系数存在，它的所有幅度位都要使用ZC模块编码。不过，这种情况发生的概率较小，因此，可以不为每个幅度位平面配置ZC模块。但是，几个幅度位平面共用ZC模块，需要动态地调整、分配，给控制和线路连接增加负担。而且，可能遇到使用冲突，造成编码延误。ZC模块是由逻辑电路构成，消耗电路资源并不多，但输入信号较多，线路连接负担较大。因此，本发明采用为每个幅度位平面配置ZC模块的电路结构。

对于RLC模块，它只用于CP过程中，对整列均为不重要系数，而且所有上下文CX是0的1列幅度位ν_p编码。同ZC模块，本发明采用为每个幅度位平面配置RLC模块的电路结构。

另外，为保证RLC模块快速、连续地编码，借助于前面的编码过程，本发明增加1个列状态标志δ_p。在SP过程中，当1列幅度位ν_p都属于不重要系数，且都是上下文CX＝0时，给出列状态标志δ_p＝1。而在CP过程中，如果整列的重要性状态σ_p＝0，也置δ_p＝1。如果图3中X所在列和它前、后两列都有δ_p＝1，那么X列可以直接进行RLC编码。若只有后一列δ_p＝0，只需判断后一列的所有重要性状态σ_p是否为0；如果是，则进行RLC编码；否则使用ZC编码。对于最高幅度位平面，只有CP过程，只需判断前1列的列状态标志δ_p。

执行这种简单的判断可以保证连续的编码。若按照常规的RLC编码，需要对1列中的幅度位ν_p逐个判断其上下文CX和重要性状态σ_p，一旦发现某个CX≠0或σ_p＝1，必须返回到第1个幅度位ν_p改用ZC编码。这种操作不仅繁复，而且造成时间延误，影响编码的连续执行。

上述编码模块的配置仅考虑到位平面并行编码，对于位平面、过程双重并行编码，编码模块的数目配置还需要稍作调整。

对于SP、MP与CP过程的并行编码，不能简单地直接进行。因为小波系数的重要性状态σ_p的改变，直接影响其邻域系数的编码。例如，若3个过程直接、同时编码，MP与CP过程本应使用SP过程改变后的邻域系数重要性状态σ_p，但是，由于后面的邻域系数还未来得及进入SP过程执行重要性状态σ_p的改变，因此，直接编码，将使用未改变的重要性状态σ_p，而造成编码错误。或者，SP、MP过程本应使用未改变的邻域系数重要性状态σ_p，但是，CP过程已经将其改变，而造成编码错误。

重要性状态σ_p的改变只发生在SP和CP过程，为保证MP过程执行时，邻域系数的重要性状态σ_p在SP过程的改变都已经完成，需要使SP过程提前经过8邻域系数；类似地，为保证邻域系数的重要性状态σ_p没有在CP过程发生改变，需要使CP过程滞后8邻域系数。

邻域系数可能位于其它条带，在垂直因果模式下，下一条带对当前条带的编码没有影响，因此，SP过程只需要提前6个系数的扫描时间。但是，上一条带的最后1行作为邻域系数影响当前条带的编码，CP过程将需要滞后约1个条带64×4＝256个系数的扫描时间。根据预处理，每个系数的编码除了需要符号位χ、15个幅度位ν_p外，还需要相应的15个编码状态η_p，15个重要性状态σ_p。因此，每个系数需要15×3+1＝46比特存储，256个系数则需要256×46≈11K比特存储。

为降低存储，本文增加1个新的CP过程重要性状态σ’_p，σ’_p只对1个位平面有效。在CP过程中，当系数的重要性状态发生改变时，不改变σ_p，而改变σ’_p＝1。因此，当SP和MP过程编码时，只根据σ_p数值编码。而当CP过程编码时，已经过CP过程的邻域系数的重要性状态取σ^_p＝σ_p#σ’_p，而其余的邻域系数的重要性状态仍取σ_p。这样SP和MP过程不需要再考虑CP过程的影响，可以将CP过程的滞后取消，使它和MP过程同时开始执行。过程之间的间隔时间大幅度缩短，所需要的存储数量也将相应地大幅度降低，具体存储数量在后文讨论。

SP过程提前开始执行，待其经过8邻域系数后，MP和CP过程才随后同时开始执行。SP、MP和CP过程将对两个不同的系数编码。SP和CP过程可能同时需要使用ZC和SC模块编码，为避免使用冲突，每个幅度位平面配置两个ZC模块分别给SP和CP过程。最高位平面只有CP过程，只需要1个ZC模块。对于符号位χ，配置两个SC模块分别给SP和CP过程。

表6列出了本发明与现有几种典型分数位平面编码电路，在模块数目和编码速度等性能状况上的大致比较。其中，串行编码电路需要4个模块，设其编码速度为1。当增加3路并行，如子带并行编码，速度提高3倍，需要的模块数目也提高3倍，达到12个。采用过程并行编码，速度提高3倍，编码模块数目增加到6个。采用本发明的位平面、过程双重并行编码，如果并行幅度位平面数目为15，那么需要的模块数目是47个。此数目约为串行编码的12倍，但是编码速度提高了43倍；为子带并行编码的模块数目的大约4倍，为过程并行编码的大约8倍，但是编码速度提高了15倍。表1只是一个大致比较，因为不同模块需要的逻辑电路资源不同，但它可以反映出本发明的位平面、过程双重并行编码的编码速度提高比率，较大地超过相应模块电路资源的增加比率。

	ZC	RLC	SC	MRC	总数	速度	存储	访问
									串行编码	1	1	1	1	4	1	20K比特	15
子带并行	3	3	3	3	12	3	60K比特	15
									串行优化	1	1	1	1	4	2.5	20K比特	15
过程并行	2	1	2	1	6	3	20K比特	15
									本发明	29	15	2	1	47	43	3.3K比特	1

表6本发明分数位平面编码电路与其它电路的资源使用与性能状况比较

实际上，编码模块的操作都是较简单的逻辑操作，再使用局部模块并行电路结构，使低成本的集成电路足以支持本发明的电路资源需求。

另外，采用位平面、过程双重并行编码，还可以大幅度减少对片内存储资源的需求，以及对片外存储资源的访问次数，如表6中后2列所示。

其原因在于，每个幅度位平面编码都需要小波系数的整体信息，如符号χ、重要性状态σ、幅度细化状态γ。在其余的编码技术中，每个幅度位平面串行编码，当一个幅度位平面的编码完成后，小波系数的整体信息还要等待下一个幅度位平面的编码，直到最后一个幅度位平面编码完成，才可以不再保存。长时间地保存相应需要较多的存储资源。另外，若不保存小波系数的所有幅度位，则需要多次的访问片外存储器去读取相应位平面的幅度位。

例如，串行编码中，对于每个幅度位ν_p的编码，需要5个存储单元，分别存储重要性状态σ_p、幅度细化状态γ_p、符号位χ、幅度位ν_p及编码状态η_p。对于大小为64×64的编码块，(常用的、最大尺寸的编码块)，共需要片内存储资源64×64×5＝20K比特。若系数具有15个幅度位平面，还需要对片外存储器读取幅度位15次。

而本发明的位平面、过程双重并行编码中，1个小波系数的所有比特并行编码，在很短的时间内即可完成，然后只需要辅助其8邻域系数编码。因而只需要较短时间地保存这些信息，相应需要较少的存储资源。而且，一个小波系数只需要读取1次片外存储器。例如，图3中X系数的所有比特编码完成后，需要辅助其8邻域系数编码，当D3位置的系数编码完成，X系数的信息就不再需要存储。

当X与D3位于不同条带，两者相距约略多于一个条带的扫描时间。在垂直因果编码模式中，当前条带的编码与下一条带无关，仅受上一条带影响。上一条带中的X位置与当前条带的D3位置相距64×4+5个系数的扫描时间。但是由于上一条带中只有最后1行的系数作为邻域系数影响当前条带的编码，因而只需要1行64个系数的存储资源。而且每个邻域系数只是辅助编码，只需要保存其符号位χ、15个重要性状态σ_p和15个CP过程重要性状态σ’_p，即31比特/系数。因此，上一条带需要64×31≈2K比特存储资源。

在同一条带内，X位置与D3位置仅相距5个系数的扫描时间。但由于重要传播性质，SP过程的编码需要提前进行。X位置的幅度位ν_p的编码分成了两步，首先执行SP过程，然后执行MP和CP过程，ν_p的编码可能属于任一过程。ν_p若在MP过程中编码，需要8邻域系数的信息；而ν_p若在CP过程的RLC模块中编码，则需要前、后一列全部的信息。为使MP和CP过程可以同时进行编码，将MP和CP过程统一滞后SP过程2列，如图所示。另外，SP过程需要后0.5列的信息。因此，一个条带之内需要存储4.5列18个小波系数。如果加上编码操作的缓存，共需要约22个小波系数的存储空间，来保证3个过程的同时、并行编码。每个小波系数除了存储1个符号位χ15个幅度位ν_p外，还需要存储15个编码状态η_p，15个重要性状态σ_p和15个CP过程重要性状态σ’_p。因此，每个小波系数需要存储15×4+1＝61比特，22个小波系数需要22×61＝1.3K比特。再加上上一条带需要的存储资源，总存储资源需要约3.3K比特。

基于位平面、过程双重并行编码方法和局部模块并行电路结构，可以设计相应的流水线式分数位平面编码电路，如图5所示，左边为片外存储器，中间虚线框内为分数位平面编码电路结构，右边为算术编码器。

分数位平面编码电路结构主要包括3部分，预处理器、移位寄存器和编码器。

预处理器由1个简单的“或”逻辑电路构成，如公式(1)所示。

移位寄存器由当前条带移位寄存器和上一条带移位寄存器组成。当前条带移位寄存器存放当前条带的小波系数及其重要性状态σ、CP过程重要性状态σ’和编码状态η，上一条带移位寄存器存放上一条带的小波系数的符号位χ和重要性状态σ、CP过程重要性状态σ’。移位寄存器为方格形状矩形阵列结构，每1列存放1个小波系数及其相关比特，每1行存放某一位平面的相关比特。

例如，当前条带移位寄存器共有22列，顺序存放当前条带的22个小波系数及其相关比特。每1列的最下1行存放小波系数的符号位χ，从下数第2行存放小波系数的最高幅度位ν_P-2及其重要性状态σ_P-2、CP过程重要性状态σ’_P-2和编码状态η_P-2，从下数第3行存放小波系数的幅度位ν_P-3及其重要性状态σ_P-3、CP过程重要性状态σ’_P-3和编码状态η_P-3，依此类推，每1列的最上1行存放小波系数的最低幅度位ν₀及其重要性状态σ₀、CP过程重要性状态σ’₀和编码状态η₀，如图6所示。

类似地，上一条带移位寄存器共有64列，顺序存放上一条带最后1行的64个小波系数的符号位χ和重要性状态σ、CP过程重要性状态σ’。每1列的最下1行存放小波系数的符号位χ，从下数第2行存放小波系数的最高幅度位ν_P-2的重要性状态σ_P-2、CP过程重要性状态σ’_P-2，从下数第3行存放小波系数的重要性状态σ_P-3、CP过程重要性状态σ’_P-3，以此类推，每1列的最上1行存放小波系数的重要性状态σ₀、CP过程重要性状态σ’₀。

移位寄存器的每1行存放的相关比特，与相应的编码模块相连接，作为其输入信号。由于采用同步流水线式操作、移位，每个小波系数执行某种操作时，将正好移位至某一列位置。因此，移位寄存器与编码模块之间采用固定线路连接。

编码器包括4种编码模块，SC模块、MRC模块、ZC模块和RLC模块。如图7所示，符号位平面有两个SC模块分别为SP过程和CP过程的符号位χ编码。SC模块的输入信号有两部分，一是自身和邻域系数的符号位χ，直接由移位寄存器的最下1行输入；二是自身和邻域系数的重要性状态σ、CP过程重要性状态σ’，由幅度位ν_pM决定输入哪个位平面的重要性状态σ_pM、σ’_pM，具体操作借助于15选1的选择器完成。

最高幅度位平面不需要MRC模块，其余幅度位平面共用1个MRC模块。因为主要对幅度位ν_pM-1编码，所以使用14选1的选择器，根据幅度位ν_pM-1的位置选择相应的重要性状态σ_pM-1和σ_pM(作为幅度细化状态γ_pM-1)为输入信号。

最高幅度位平面只需要1个ZC模块为CP过程的幅度位ν_p编码，其余每个幅度位平面需要2个ZC模块，分别用于SP过程和CP过程的幅度位ν_p的编码。每个位平面的相应系数的重要性状态σ_p、σ’_p直接输入相应ZC模块。

每个幅度位平面需要1个RLC模块，为CP过程的整列幅度位编码。借助于前面过程产生的列状态标志δ，只需要将当前列的后1列的重要性状态σ_p输入RLC模块。

本发明的关键在于：该分数位平面编码采用位平面、过程双重并行编码方法，通过预先求出各个幅度位ν所需的重要性状态σ，以及安排SP过程略微提前进行，保证了位平面、过程双重并行编码。另外，该位平面、过程双重并行编码方法采用局部模块并行电路结构，按需分配编码模块的数目，使并行编码需要的逻辑电路资源降低。而且，位平面、过程双重并行编码方法还使需要的存储电路资源大幅度降低。

本发明所提供的分数位平面编码方法，具有以下的特点：

1)该分数位平面方法采用位平面、过程双重并行编码方法，既保证了分数位平面编码算法的正确实现，同时大大降低了运算时间。可以较容易地实现快速的视频、图象压缩编码。

2)该分数位平面编码采用位平面、过程双重并行编码方法，可以大大减少对内部存储资源的要求，以及数据传输带宽的要求，保证了对集成电路的较低要求。

3)该分数位平面编码采用局部模块并行电路结构，可以减少对逻辑电路资源的需求，进一步保证了对集成电路的较低要求。

4)成本低廉。它对集成电路性能和资源的要求相对很低，因而能够集成到一片低成本的集成电路之中。

5)可靠性好。由于结构简单、紧凑，具有良好的实用性和可靠性。

6)通用性强。可完成任意常用尺寸的图象的快速分数位平面编码。

附图说明：

图1为二维小波变换频带示意图

图2为四层小波变换频带分布示意图

图3为待编码系数与8邻域系数示意图

图4为分数位平面编码的扫描方式图

图5为本发明分数位平面编码的电路框图

图6为本发明分数位平面编码的移位寄存器示意图

图7为本发明分数位平面编码的编码器示意图

具体实施方式：

下面结合附图及具体实施例对本发明再作进一步的说明。

本发明是一种实现分数位平面编码的快速方法和电路结构。具体的编码操作是，首先按照JPEG2000算法规定的扫描顺序，如图4所示，逐列、逐条带、逐编码块读入小波系数。并对所有幅度位ν_p进行预处理，产生各个幅度位ν_p所需要的重要性状态σ_p。然后，按系数、位平面顺序存入当前条带移位寄存器。当第6个小波系数进入当前条带移位寄存器后，各个幅度位平面的SP过程开始编码。当第14个小波系数进入后，各个幅度位平面的MP和CP过程也开始编码。各个位平面流水线式顺序编码，直到一个编码块内的所有小波系数编码结束。任一过程一旦结束，则其电路模块初始化，等待下一编码块的编码。

预处理依据公式(1)，由“或”逻辑电路执行，即时产生与幅度位ν_p一一对应的重要性状态σ_p。

各个幅度位ν_p和符号位χ，及其重要性状态σ_p、CP过程重要性状态σ’_p、编码状态η_p，存入当前条带移位寄存器。移位寄存器为方格形状，如图6所示格式，每1列存放1个小波系数。每1行存放小波系数的某1个位平面的所有相关比特。每1行用于编码的数据由各自位平面总线传输到对应编码模块。由于上一位平面的重要性状态σ_p+1，同时要作为下一位平面的幅度细化状态γ_p，因此，也连入下一位平面的总线之中。

对于上一条带最后1行的小波系数，另外配置1个类似的上一条带移位寄存器，但它只保存小波系数的符号位χ和所有的重要性状态σ_p、σ’_p，各个位平面的重要性状态σ_p、σ’_p连入对应位平面的总线之中。

编码开始后，小波系数随着时钟，顺序进入当前条带移位寄存器的第1列，当前条带移位寄存器中的原有系数相应右移。当第6个系数进入后，第1个系数的8邻域系数已经齐备，各个位平面开始SP过程的编码。当第14个系数进入后，此条带的前2列系数均已通过SP过程，各个位平面开始MP与CP过程的编码。此后，除了最高幅度位平面只有CP过程外，其余幅度位平面中，3个过程同步、并行执行。平均每个时钟编码1个系数。当前条带移位寄存器中的每列最后一个系数使用完毕后，需要将其符号位χ和所有重要性状态σ_p、σ’_p转入上一条带移位寄存器，辅助下一条带编码。

如图7所示，各个位平面的幅度位ν_p和重要性状态σ_p、σ’_p、编码状态η_p送入各编码模块。因为移位寄存器与编码操作同步移位，待编码的幅度位ν_p与其8邻域系数总是位于移位寄存器中固定的地址，所以，移位寄存器与各编码模块之间采用简单的固定线路连接。

SP过程的具体操作是，首先判断待编码幅度位ν_p的重要性状态σ_p，如果σ_p＝1，此系数跳过不编码；否则使用ZC模块根据8邻域系数的重要性状态σ_p计算上下文CX，如表1所示，如果CX＝0，跳过不编码；否则将上下文CX和幅度位ν_p一同作为编码数据输出。如果此列的4个幅度位ν_p的所有重要性状态σ_p＝0，所有上下文CX＝0，产生列状态标志δ_p＝1，辅助RLC模块编码。

当ZC模块编码小波系数的第一个数值为1的幅度位ν_pM时，后面需要跟随符号位χ的编码。SC模块对符号位χ编码，如表2、3所示，通过多选一电路将符号位χ的编码数据与幅度位ν_pM的编码数据相连输出。

MP过程的操作最为简单，如果某幅度位ν_p的重要性状态σ_p＝1，且编码状态η_p＝0，则调用MRC模块编码此幅度位ν_p。编码时需要查看高1位的重要性状态σ_p+1(幅度细化状态)，如果σ_p+1＝1，直接分配上下文CX；否则使用MRC模块计算出上下文CX，如表4所示。

CP过程中除了RLC编码外，ZC、SC模块的编码与SP过程的相同，不过，已经过CP过程的邻域系数，要使用σ^_p作为重要性状态。由于SP和CP过程同时编码两个系数，为避免冲突，使用两套独立的ZC、SC模块。

对于RLC模块，利用列状态标志δ_p，如果前1列、当前列的δ_p＝1，而且下一列的δ_p＝1，调用RLC模块；否则如果前1列、当前列的δ_p＝1，判断下一列是否所有σ_p＝0，“是”则调用RLC模块，否则调用ZC模块。若调用了RLC模块，编码数据为此列4个幅度位ν_p的“或”逻辑运算结果，同时分配1个上下文CX。

D_RLC＝ν_p0#ν_p2#ν_p2#ν_p3                           (3)

如果D_RLC是1，使用4-2线编码器产生第一个ν_p＝1的位置，并作为编码数据输出，同时分配另1个上下文CX。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (14)

1、一种JPEG2000分数位平面编码方法，包含符号位平面和各幅度位平面组成的多个位平面，各幅度位平面编码包括重要性传播SP过程，幅度细化MP过程和清除CP过程三个编码过程；对最高幅度位平面仅由清除过程编码；其他位平面分别、顺序按照重要性传播过程，幅度细化过程和清除过程编码；符号位平面不独立编码，各个符号位随自身小波系数的第一个数值为1的幅度位编码；其特征在于首先进行预处理，确定各幅度位平面的重要性状态σ_p和幅度细化状态γ_p，去除各位平面之间的关联，然后对各位平面独立、并行编码。

2、如权利要求1所述的JPEG2000分数位平面编码方法，其特征在于通过下述逻辑操作得出重要性状态和幅度细化状态：

σ_p＝ν_p+1#ν_p+2#...#ν_P-2＝ν_p+1#σ_p+1；γ_p＝σ_p+1。

3、如权利要求1所述的JPEG2000分数位平面编码方法，其特征在于采用垂直因果模式编码，每编码模块由左上角向右下角，从上到下扫描各条带；每条带内部，从上到下扫描每列的幅度位，从左到右扫描所有列。

4、如权利要求1所述的JPEG2000分数位平面编码方法，其特征在于重要性传播过程提前开始执行编码，幅度细化过程和清除过程等到待编码幅度位所有8邻域系数均通过重要性传播过程后开始执行并行编码。

5、如权利要求4所述的JPEG2000分数位平面编码方法，其特征在于增设一清除过程重要性状态σ’_p，σ’_p只对1个位平面有效；在清除过程中，当系数的重要性状态发生改变时，不改变σ_p，而改变σ’_p＝1；对于重要性传播过程和幅度细化过程，只根据σ_p数值编码；对于清除过程编码，已经过清除过程的邻域系数的重要性状态取σ^_p＝σ_p#σ’_p，而其余的邻域系数的重要性状态仍取σ_p。

6、如权利要求1-5之一所述的JPEG2000分数位平面编码方法，其特征在于通过符号编码SC模块、幅度细化编码MRC模块、零编码ZC模块和行程编码RLC模块完成各编码过程。

7、如权利要求6所述的JPEG2000分数位平面编码方法，其特征在于增设一列状态标志δ_p，在SP过程中，当1列幅度位ν_p都属于不重要系数，且都是上下文CX＝0时，置列状态标志δ_p＝1；而在CP过程中，如果整列的重要性状态σ_p＝0，也置δ_p＝1；如X所在列和它前、后两列都有δ_p＝1，则X列直接进行RLC编码；若只有后一列δ_p＝0，判断后一列的所有重要性状态σ_p是否为0；如果是，则进行RLC编码；否则使用ZC编码；对于最高幅度位平面，只有CP过程，只需判断前1列的列状态标志δ_p。

8、一种JPEG2000分数位平面编码电路，包括控制器，移位寄存器和编码器，编码器包括4种编码模块，SC模块、MRC模块、ZC模块和RLC模块，通过位平面总线与相应位平面相连，对各个幅度位、符号位编码；移位寄存器通过总线和编码器相连；其特征在于还包括一预处理器，为一“或”逻辑电路，产生各幅度位独立编码需要的小波系数重要性状态σ；移位存储器存储、移位小波变换系数及其重要性状态和编码状态；控制器通过控制线对预处理器、移位寄存器和编码器统一控制。

9、如权利要求8所述的JPEG2000分数位平面编码电路，其特征在于所述的预处理器、移位寄存器、编码器构成的编码电路为流水线结构，小波变换系数顺序输入、顺序处理、顺序移位、顺序编码、顺序输出。

10、如权利要求8所述的JPEG2000分数位平面编码电路，其特征在于移位寄存器还存储列状态标志。

11、如权利要求8或9或10所述的JPEG2000分数位平面编码电路，其特征在于所述编码器为符号位平面提供一SC模块，为各幅度位平面提供一MRC模块，为每位平面提供一ZC模块和一RLC模块。

12、如权利要求8或9或10所述的JPEG2000分数位平面编码电路，其特征在于移位寄存器由当前条带移位寄存器和上一条带移位寄存器组成：当前条带移位寄存器存放当前条带的约5列小波系数及其重要性状态σ、CP过程重要性状态σ’、编码状态η和列状态标志；上一条带移位寄存器存放上一条带最下一行的小波系数的符号位χ和重要性状态σ、CP过程重要性状态σ’。

13、如权利要求12所述的JPEG2000分数位平面编码电路，其特征在于所述移位寄存器为矩形阵列结构，每1列存放1个小波变换系数及其相关比特，每1行存放对应1个位平面的相关比特；每个新的小波变换系数进入移位寄存器的左起第1列，寄存器内的原有系数相应右移1列；移位寄存器与各编码模块之间采用固定线路连接。

14、如权利要求12所述的JPEG2000分数位平面编码电路，其特征在于所述编码器为符号位平面提供两SC模块；为各幅度位平面共用一MRC模块；为最高幅度位平面提供一ZC模块，为其余每幅度位平面提供两ZC模块；为每幅度位平面提供一RLC模块。

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