CN1642282A - 视频编码系统 - Google Patents

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Abstract

披露了一种数字视频编码系统，尤其披露了能够减少控制视频编码系统的CPU(中央处理器)负荷的技术，所述视频编码系统用于执行数字视频数据压缩/解压缩标准，如MPEG－1、2、4、H.261或H.263.。在常规的视频编码系统中，可变长度编码器的电路结构和控制方法随视频压缩/解压缩标准的发展而日益变得复杂。在常规的系统结构中，必须执行复杂的控制操作，因此存在增加控制所述视频编码系统负荷的问题。因此，提供减少控制VLC(可变长度编码)元件所必需的CPU负荷的视频编码技术。

Description

视频编码系统
技术领域
本发明涉及数字视频编码技术，尤其涉及一种通过DCT(离散余弦变换)、运动补偿和运动估算实行视频编码的系统和方法。
背景技术
在常规的视频编码系统中，可变长度编码器的电路结构和控制方法随视频压缩/解压缩标准的发展而日益变得复杂。例如，当使用MPEG-4(活动图像专家组4)视频编码标准对视频进行编码时，数据划分(datapartitioning)模式可用于提高容错弹性(error resilience)。在这种情况下，单个视频包(packet)的视频宏块的纹理(texture)和两个包头必须在类型对类型的基础上进行传送。在用于分别传送包头和宏块元件中纹理的可变长度编码器的构造，必须进行复杂的控制以使用户装配视频包，因此存在增加了控制所述视频编码系统的CPU(中央处理器)负荷的问题。
附图1为说明基于MPEG-4的常规编码器的实例的方框图。参照附图1，编码器100包括ME(运动估算)元件101；MC(运动补偿)元件；DCT/Q(离散余弦变换/量子化)元件103a；ADP(交流-直流预测)元件104；VLC(可变长度编码)元件105；和IQ/IDCT(反量子化/反离离散余弦变换)元件106。
所述ME元件101执行计算从在先帧到当前帧的运动变化的任务。该任务的结果由运动矢量表示。所述运动矢量表示相关的宏块或从之前帧到当前帧的模块的数量和运动方向。当使用这种运动估算时，取消临时重复并由此减少了编码量。所述宏块由16×16像素构成并配有4个发光模块和2个色度模块。因此，所述宏块总共包含6个模块并且每个模块由8×8像素组成。
所述MC元件被分成MC(-)(MC负)102a和MC(+)(MC正)107。所述MC(-)102a执行根据当前帧减除在先帧的运动估算结果的任务，由此产生其中移除了临时重复的帧数据。所述MC(+)107执行为MC(-)102a中使用的在先帧增加将在下文描述的IQ/IDCT部分106产生的结果，进而获得通过解码器将被最后观看的视频帧。该视频帧在下一个帧被编码时用作在先帧。
所述DCT/Q元件103a将空间域的视频数据变换成频率域的视频数据，并将变换的结果量化以便把频率域的视频数据限制在离散数据集。
所述ADP元件104在当前模块的AC/DC系数与周围模块的AC/DC系数之间产生差值。这样做的目的是利用空间连续性减少编码数量。
所述VLC元件105在ADP已经完成的系数上执行可变长度编码，从而生成编码的比特流。在此，所述比特流被配置成包含预定数量宏块的数据的视频包形式。
所述IQ/IDCT元件106在DCT/Q已经完成的系数上执行反量化并将反量化的结果变换成空间域的数据。IQ/IDCT之后的视频不同于MC(-)之后的视频，其中由于DCT/Q元件103a和IQ/IDCT元件106的量化和反量化而稍微丢失了IQ/IDCT之后的视频数据。可是，获取基于所述量化和反量化的视频数据以便产生适于解码器的视频数据。
附图2是说明常规图像编码系统的方框图。所述常规的视频编码系统包括编码器100、存储器204和205、CPU(中央处理器)201、主存储器202和数据总线203。
编码器100被分成运动估算段和纹理编码段。所述运动估算段配有ME(运动估算)元件101，而所述纹理编码配有MC(运动补偿)元件102、DCT/IDCT(离散余弦边缘/反离散余弦变换)元件103、ADP(交流-直流预测)元件104和VLC(可变长度编码)元件105。能够彼此单独地运行所述两个段。可是，纹理编码需要执行ME后产生的运动矢量。
ME元件101中的ME在宏块元件中运作。在ME过程中，包括元件102至105的纹理编码段重复基于模块元件的操作6次。
所述存储器204和205存储纹理编码必需的数据，并且所述CPU 201和主存储器202控制与模块相关的操作。
提供数据总线203以便所述编码器100能够与外存储器交换数据。
附图3示出了用于运用基于流水线结构的编码器编码由N个宏块构成的帧的方法序列。
首先，执行宏块0的ME(运动估算)。在此，因为宏块0的运动矢量不存在，所以不能执行宏块0的纹理编码。
随后，在执行宏块1的ME的同时，出现宏块0的运动矢量并同时执行宏块0的纹理编码。这样，当执行编码时，不能执行最后宏块的ME而仅仅执行最后宏块的纹理编码。
附图4为说明常规VLC(可变长度编码)元件的方框图。
指示宏块的特征以及包含视频数据的纹理的包头配置编码宏块。
包头编码控制部件(header_ctrl)306用于控制包头编码。
包头ROM(只读存储器)表格(mb_rom)307包括包头编码所必需的各种表格。
包头存储器(hmem)305存储包头编码的结果。
纹理编码控制部件(texture_ctrl)302用于控制纹理编码。
纹理ROM表格(ac_rom)303包括纹理编码所必需的各种表格。
纹理存储器(tmem)301存储磁纹理纹理编码的结果。
VLC寄存器(vlc_reg)304从CPU 201接收包头和纹理编码所必需的各种设置项目并将接收到的设置项目提供给纹理编码控制部件(texture_ctrl)302和包头编码控制部件(header_ctrl)306。此外，所述VLC寄存器(vlc_reg)304接收指示作为纹理编码控制部件(texture_ctrl)302和包头编码控制部件(header_ctrl)306编码结果的已经产生多少比特的信息，并将所接收到的信息提供给CPU 201。
附图5为说明当数据被划分时VP(视频包)编码工序的流程图。比特流的固定长度编码(再同步标记)被设置在VP包头中，而部分的帧包头信息会在固定长度编码之后重复，进而提高了容错弹性。比特流的固定长度编码(再同步标记)被设置在vp包头中，而部分的帧包头信息会在固定长度编码之后重复，进而提高了容错弹性。数据划分模式是一种用于将重要的包头信息定位在VP前段的操作模式。包头根据重要性被分成包头1和包头2。由特殊比特流构成的标记被插入在包头1和包头2之间。由特殊比特流构成的标记被插入在包头1和包头2之间。
参照附图5，插入再同步标记和VP包头(S100)。
随后，执行宏块编码(S110)。当所述编码完成时，包头1和包头2的比特流被存储在包头存储器(hmem)305并且纹理的比特流被存储在所述纹理存储器(tmem)301。
随后，所述主存储器202在单独的空间内分别存储包头1、包头2以及纹理的比特流(S112至S116)。在VP中包含的所有宏块都被编码之后，需要无关空间使得包头1、包头2和纹理能够与其他的包头1、其他的包头2和其他的纹理分别合并。
随后，根据是否VP已经完成进行判定(S118)。计算所述VP的第一宏块之后的包头1、包头2和纹理的总长度值。当所述计算的数值大于预定目标值时，断定所述VP已经完成。
如果所述VP已经完成，则执行步骤S122。否则，执行上述步骤S110。在上述步骤S122处，执行用于组包由对应当前VP的宏块产生的包头1、包头2和纹理的工序。
最后，在步骤S124取得VP流。
如上所述，用户必须合并作为现有技术中宏块编码结果的包头和纹理比特流，并由此增加了CPU的负荷。特别地，当已经划分了数据时，所述VP中所有宏块的包头1、包头2和纹理被分别存储。因此，当所述VP已经完成时，用户必须执行用于合并包头1、包头2和纹理的组包任务。所述组包任务需要大量比特变换和存储的输入和输出，导致了CPU负荷的增加。通过常规的编码系统，即使改变编码方法也不能根本地提出。
发明内容
因此，鉴于上述和其他问题实现本发明，并且本发明的一个目的是减少CPU(中央处理器)的负荷，所述CPU控制用于执行数字视频数据压缩/解压缩标准，如MPEG-1、2、4，H.261或H.263的视频编码系统。
根据本发明的一个方面，通过提供用于通过DCT(离散余弦变换)、MC(运动补偿)和ME(移动估算)执行视频编码的视频编码系统实现上述和其他目的，所述系统包括：用于产生当前宏块的MAD(平均偏差值)值的MC元件；基于所述MAD值和QP(量化参数)估算当前宏块的比特数目并控制VP(视频包)一端的控制部件；和用于执行所述ME、纹理编码以及与所述控制部件控制下VP的所有宏块相关的组包任务的VLC(可变长度编码)元件。
附图的简要说明
结合附图，根据以下的详细说明能够清楚地理解本发明的上述及其他目的、特征及其他优势，在所述附图中：
附图1是说明常规编码器的方框图；
附图2是说明常规视频编码系统的方框图；
附图3示出了使用基于流水线结构的编码器编码由N个宏块构成的帧的方法序列；
附图4为说明常规VLC(可变长度编码)元件的方框图；
附图5为说明在划分数据时VP(视频包)编码处理的流程图；
附图6是说明根据本发明的视频编码系统的方框图；
附图7是说明根据本发明的VLC元件的方框图；
附图8为说明根据本发明的组包执行部件(pack_ctrl)的方框图；
附图9示出了未划分数据时进行组包的实例；
附图10示出了划分数据时进行组包的实例；
附图11为根据本发明说明划分数据时VP编码过程的流程图；
附图12是说明基于等式1的实验材料的图表；
附图13为根据上述等式1中示出的“偏差”值说明实际比特数量小于宏块的预算比特数量“bit_est”的概率图表；以及
附图14为说明在根据本发明划分数据时，处理VLC溢出过程的流程图。
优选实施例说明
现在，参照附图详细描述本发明的多个优选实施例。
附图6是说明根据本发明的视频编码系统的方框图。
参照附图6，根据本发明的所述视频编码系统包括编码器400、存储器404和405CPU(中央处理器)401、主存储器402和数据总线403。这些元件的功能与附图2中所示常规视频编码系统里的编码器100、存储器204和205、CPU 201、主存储器202和数据总线203的功能相同。根据本发明的视频编码系统与所述常规视频编码系统的区别在于改善了VLC(可变长度编码)元件406以便能够有效地执行组包任务以及产生并输出MAD(平均偏差值)值。
所述MAD值是通过在计算当前帧数据和单一宏块的运动估算数据之间差值之后，将像素绝对值的和分成256产生的数值。随所述MAD值增加，编码的比特流长度也增加。
参考数字411表示由所述MC元件409产生的MAD值，而参考数字412表示将施加给当前宏块的QP(量化参数)值。如下所述，所述MAD值和QP值用于估算对当前宏块编码之后的比特数目。此外，参考数字413表示提供给VLC元件406的组包信息。当所述组包信息时，对当前宏块执行组包。否则，当所述组包信息为0时，不执行组包。作为参考，可通过熟知的控制量化率的运算法则确定所述QP值。
附图7是说明根据本发明的VLC元件406的方框图。
包头ROM(只读存储器)表格(mb_rom)508包含包头编码必需的各种表格。
包头存储器(hmem)506存储包头编码的结果。根据数据划分模式可将包头分为包头1和包头2。
纹理编码控制部件(texture_ctrl)502用于控制纹理编码。
纹理ROM表格(ac_rom)503包括纹理编码所需的各种表格。
纹理存储器(tmem)501存储纹理编码的结果。
组包执行部件(pack_ctrl)504用于组包所述包头和纹理。所述组包任务从包头存储器(hmem)506和/或所述纹理存储器(tmem)501中读取预定单位的数据，并组包所读取的数据以及将该数据再写到所述包头存储器(hmem)506中。
在以下情况中执行所述组包任务。
首先，在通过与来自CPU401的组包信息，即启动宏块编码之前的PEN值413相关联的控制信号进行宏块编码之后接收组包命令的时候，执行所述组包任务。
其次，在所述纹理存储器(tmem)501或所述包头存储器(hmem)506溢出而同时正执行所示宏块编码的时候，执行所述组包任务。
VLC寄存器(vlc_reg)505从所述CPU401接收包头和纹理编码所必需的各种设置项目，并将所接收到的设置项目提供给所述纹理编码控制部件(texture_ctrl)502、组包执行部件(pack_ctrl)504和包头编码控制部件(header_ctrl)507。
附图8为说明根据本发明的组包执行部件(pack_ctrl)504的方框图。参照附图8，所述组包执行部件(pack_ctrl)504包括组包控制子部件(组包控制)601、组包操作子部件(pshifter)602、纹理存储控制子部件605和包头存储控制子部件606。
所述组包控制子部件(组包控制)601用于完全控制组包执行部件(pack_ctrl)。在此，从VLC寄存器(vlc_reg)505输入的信号“pack_en”具有与PEN值413相等的数值并表示是否必须启动组包。
此外，从包头编码控制部件(header_ctrl)507输入的信号“hend”表示当前宏块中的包头编码已经完成。信号“hoverflow”表示不管所述信号“pack_en”必须执行组包，因为在包头编码过程中已经发生溢出。
此外，从纹理编码控制部件(texture_ctrl)502输入的信号“tend”表示当前宏块中的纹理编码已经完成。因为在纹理编码过程中已经发生溢出，所以信号“toverflow”表示不管所述信号“pack_en”而必须执行组包。
通过所述信号“pack_en”、“toverflow”或“hoverflow”为1时的信号″tend″和″hend″，所述组包控制子部件(组包控制)601确定是否包头编码和纹理编码已经分别完成。如果所述包头编码和纹理编码已经分别完成，则所述组包控制子部件(组包控制)601通过信号“p_start”发送启动命令。
所述组包操作子部件(p shifter)602执行组包任务。所述组包操作子部件(pshifter)602从所述包头编码控制部件(header_ctrl)507接收信号“h1_start_pos”、“h1_end_pos”、“h2_start_pos”、和“h2_end_pos”。所述信号“h1_start_pos”、“h1_end_pos”、“h2_start_pos”和“h2_end_pos”分别表示包头1的起始位置、包头1的端部位置、包头2的起始位置和包头2的端部位置。在不划分数据时，包头1的开始和端部位置对应单一包头的开始和端部位置。当划分数据时，信号“h2_start_pos”和“h2_end_pos”的数值有效。具有“_pos”后缀的信号表示基于纹理存储器501或包头506中比特单元的位置。
来源于所述纹理编码控制部件(texture_ctrl)502的信号″t_start_pos″和″t_end_pos″分别表示当前宏块中纹理的开始和端部位置。
所述组包操作子部件(p shifter)602包括变换与合并的元件603以及寄存器文件元件604。
所述变换与合并元件603适当地变换和合并所述纹理存储器(tmem)501和/或所述包头存储器(hmem)506的两个32比特单元(unit)，并生成作为组包任务结果的新的32比特单元。
所述寄存器文件元件604存储信号“pre_h1_start_pos”、“pre_h2_start_pos”和“pre_t_start_pos”，并且仅在划分数据时使用该寄存器文件元件。
所述信号“pre_h1_start_pos”表示与包头存储器(hmem)506中VP的第一宏块相关的包头1的开始位置。所述信号“pre_h2_start_pos”表示与包头存储器(hmem)506中VP的第一宏块相关的包头2的开始位置。
所述信号“pre_t_start_pos”表示与所述纹理存储器(tmem)501中VP的第一宏块相关联的纹理的开始位置。因为VP中所保护的所有宏块的编码数据在划分数据时必须被组包，所以需要存储寄存器文件元件604中的内容。
所述纹理存储控制子部件605将纹理存储器(tmem)501的组包任务所必需的数据发送至组包操作子部件(pshifter)602。
所述包头存储控制子部件606将包头存储器hmem)506的组包任务所必需的数据发送至组包操作子部件(pshifter)602，并将组包的数据写到包头存储器(hmem)506中。如果所述包头存储器(hmem)506存满了组包的数据，则所述组包的数据随后被写到所述纹理存储器(tmem)中。
附图9示出了未划分数据时进行组包的实例。
信号“h1_start_pos”和“t_start_pos”表示开始写入包头和纹理的位置(基于比特单元)。当开始宏块编码并且所述包头和纹理都被编码时，信号“h1_end_pos”和“t_end_pos”表示所述包头和纹理的端部位置。因此，如果组包已经完成，则信号“p_end_pos”表示所述包头和纹理被组包之后的最后宏块数据。
当数据未被划分时，从CPU401发出命令以完成与所有宏块相关的组包任务。在本实施例中，所述包头存储器(hmem)和所述纹理存储器(tmem)分别具有32比特的宽度，如附图9所示，并能存储128字或4096比特。
所述信号“h1_start_pos”可具有0和4095之间的数值，并根据在先宏块流的端部位置建议其具有0和31之间的数值。所述信号“t_start_pos”可具有0和4095之间的数值，并建议其具有0的数值以便最大限度地保障写入编码结果所需的空间。当已经完成一个宏块的编码时，可根据信号“h1_start_pos”和“p_end_pos”获取编码流。
附图10示出了未划分数据时进行组包的实例。在此，将被编码的VP由三个宏块构成。
参照附图10，信号“h1_start_pos”、“h2_start_pos”和“t_start_pos”表示开始写入包头1包头2和第三宏块，即VP最后宏块的纹理的位置(基于比特单元)。
信号“pre_h1_start_pos”、“pre_h2_start_pos”和“pre_t_start_pos”表示开始写入包头1包头2和第一宏块纹理的位置(基于比特单元)，并且在组包时刻使用这些信号。
信号“h1_end_pos”，“h2_end_pos”和“t_end_pos”表示写入包头1、包头2和VP最后宏块纹理的端部位置。
附图10阐明了与第二宏块相关联的PEN值413被设置为0时的编码操作，并且与第三宏块，也就是VP的最后宏块相关联的PEN值413被设置为1。当包头1、包头2和VP最后宏块的纹理已经被完全编码时，顺序组包包头1、包头2和三个宏块的纹理。
当所述纹理存储器(tmem)溢出而同时正编码所述第三宏块的时候，不顾所述PEN值413强迫组包第一和第二宏块，并终止所述VLC。
当划分数据时，可发生三种类型的溢出。
所述溢出“h1 overflow”表示包头1编码的结果超过“h2_start_pos”(即，包头2的起始地址)的情况。
溢出“h2 overflow”表示包头2编码的结果超过包头存储器(hmem)的大小的情况。
溢出“toverflow”表示纹理编码的结果超过纹理存储器(tmem)的大小的情况。
附图11为根据本发明说明划分数据时VP编码过程的流程图。
在步骤S200，插入再同步标记和VP包头。
在步骤S210，比特流的长度，也就是当前宏块的比特数被估算作为当前宏块的编码结果。
按照以下等式1估算宏块的比特数。
等式1
bit_est＝140×(MAD/QP)+偏差
在上述的等式1中，“bit_est”表示估算的比特数，“140”为实验得出的数值而“偏差”为等于或大于0的数值。随所述大小的“偏差”值增加，小于“bit_est”值的实际比特数概率也相应增加。在附图13示出了详细的数值。
因为“bit_est”值的实际比特数的概率随“偏差”值增加而减少，所以能够阻止溢出，但估算的比特数相比于实际的比特数而倾向于大幅地增加。在上述等式1中，MAD和QP比特另一模块之前产生的数值，而不需要专门地产生。
在步骤S212，根据是否必需执行VP组包任务进行判定。当为当前VP的长度值添加估算数值后的数值大于预定VP的长度值或下一个宏块被包含在当前的VP中时，可预测所述包头存储器(hmem)或纹理存储器(tmem)溢出。在这种情况下，所述PEN413设置为1，执行与当前宏块相关的组包任务并完成VP。
在步骤S214，执行宏块编码。
在步骤S216，确定是否当前的宏块为VP的最后宏块。如果所述当前宏块为VP的最后的宏块，所述程序进行到步骤S218。否则，所述程序进行到上述步骤S210。
在上述的步骤S218，完成的VP流被送至所述主存储器402。
附图12为说明基于上述等式1的实验材料的图表。所述图表示出了每个宏块的比特数与MAD/QP值之间的关系。可以看出宏块之间的比特数是不同的并且每个宏块的比特数与MAD/QP值成比例。
附图13为根据上述等式1中所示″偏差″值说明实际比特数小于宏块的估算比特数″bit_est″的概率的图表。其中“偏差”值为50、70和100，实际比特数小于宏块的估算比特数“bit_est”的概率分别近似为95.0％、98.1％和99.4％。
如果目标VP长度几乎等于纹理存储器(tmem)或包头存储器(hmem)的大小，则在“偏差”值充分大时能够最小化溢出。
如果目标VP长度小于纹理存储器(tmem)或包头存储器(hmem)大小很多，则的近似50.小，则在“偏差”值近似为50时几乎不会发生溢出。
附图14为根据本发明说明在划分数据时，处理VLC溢出的程序的流程图。
当发生溢出同时对第(N-1)个宏块编码时，包头1、包头2和直到第(N-1)个宏块编的纹理被组包并随后完成宏块编码。
如果在发生溢出时第(N+1)个宏块的ME(移动估算)正处于处理之中，则所述处理必须等到所述ME完成。
随后，编码第N个宏块。在此，因为MC元件409和ME元件410的存储器和寄存器内容被存储而适用于第(N+I)个宏块，所以需要再次执行第N个宏块的ME。
随后，工作状态进入可同时执行第(N+1)个宏块ME和第N个宏块的TC(纹理编码)的标准状态。
因此，无论何时发生溢出，只另外需要对两个宏块进行一次编码。可是，即使相比视频包的最大尺寸所述纹理存储器(tmem)的尺寸被设置成近似增加200比特的尺寸，溢出发生的概率也保持再2/100,000.以下。假定包含在所述视频包中的宏块的平均数量比特15，则在更大地设置纹理存储器(tmem)尺寸时能够更加缩小溢出发生的概率。
作为一种少有的情况，如果未划分数据时所述包头存储器(hmem)或纹理存储器(tmem)在编码过程中溢出，则停止编码系统。倘若如此，在停止时刻正被编码的宏块数据保持在数据未被组包的状态。所述未组包的宏块数据接近噪音数据。在这种情况下，在QP值增加之后可再尝试进行编码处理。
如下为本发明的有利效果。
首先，通过完全支持基于VLC(可变长度编码)的组包任务，即合并包头(包括划分数据时的包头1和包头2)和纹理的处理，所述视频编码系统能够减少CPU(中央处理器)的负荷。
第二，因为在宏块编码和视频包编码完成之后不另外需要与VLC存储器相关的读取/写入操作、转换操作(shift operation)和逻辑运算，所以本发明能够减少CPU的负荷。
第三，能够简化视频编码系统的控制。用户能够在宏块编码或视频包编码完成之后轻易地将纹理存储器(tmem)的内容转移到主存储器。
第四，当划分数据时，能够消除溢出并将视频包的各自宏块数据同时存储在纹理存储器(tmem)和包头存储器(hmem)中，以便支持组包任务。当使用上述等式1估算宏块的比特数时，溢出发生的概率可被降至1/100,000以下。当发生溢出时，额外需要对两个宏块进行一次编码但相比于由组包支持减少的CPU负荷是无关紧要的。
尽管为了说明的目的已经描述了本发明的优选实施例，但本领域技术人员应当理解，在不脱离所附权利要求披露的本发明的范围和精神的情况下，可进行各自修改、添加和替换。

Claims (9)

1.一种用于通过DCT(离散余弦变换)、MC(运动补偿)和ME(移动估算)执行视频编码的视频编码系统，其包括：
用于产生当前宏块的MAD(平均偏差值)值的MC元件；
用于根据MAD值和QP(量化参数)计算当前宏块的比特数并控制VP(视频包)的一端的控制部件；以及
用于执行所述ME、纹理编码和与所述控制部件控制下VP的所有宏块相关的组包任务的VLC(可变长度编码)元件。
2.根据权利要求1所述的视频编码系统，其中当直到在先宏块之前添加至比特数和的bit_est值的数值大于预定VP长度时，所述控制部件利用等式计算当前宏块的比特数并确定VP的端部，以及
其中所述等式是bit_est＝k×MAD/QP+偏差，其中bit_est表示所述计算的比特数，k表示实验得出的常数，而所述偏差为用于控制在计算的比特数范围内将被编码的宏块概率的参数。
3.根据权利要求1所述视频编码系统，其中所述VLC元件包括：
用于控制包头编码的包头编码控制部件(header_ctrl)；
包头ROM(只读存储器)表格(mb_rom)包括包头编码必需的各种表格；
用于存储包头编码结果的包头存储器(hmem)；
用于控制纹理编码的纹理编码控制部件(texture_ctrl)；
包括纹理编码所需各种表格的纹理ROM表格(ac_rom)；
用于存储纹理纹理编码结果的纹理存储器(tmem)；
用于组包所述包头和纹理的组包执行部件(pack_ctrl)；和
用于存储包头和纹理编码所必需的各种设置项目的VLC寄存器(vlc_reg)。
4.根据权利要求3所述的视频编码系统，其中所述组包执行部件(pack_ctrl)包括：
用于完全控制所述组包执行(pack_ctrl)的组包控制子部件；
用于执行所述组包任务的组包操作子部件；
用于将纹理存储器(tmem)的组包任务所必需的数据发送至组包操作子部件的纹理存储控制子部件；和
用于将包头存储器(hmem)的组包任务所必需的数据发送至组包操作子部件，并将所组包的数据写入所述包头存储器(hmem)的包头存储控制子部件。
5.根据权利要求4所述的视频编码系统，其中在信号pack_en、toverflow或hoverflow为1时，所述组包控制子部件通过信号tend和hend确定是否包头编码和纹理编码已经分别完成，并且如果包头编码和纹理编码已经分别完成，这所述组包控制子部件通过信号“p_start”发送组包开始命令。
6.根据权利要求4所述的视频编码系统，其中所述组包操作子部件包括：
用于适当地变换和合并所述纹理存储器(tmem)和/或包头存储器(hmem)的两个A-比特单元数据的变换及合并元件，并生成新的A-比特单元作为组包的结果，A-比特单元中包含的“A”比特等于或大于纹理存储器(tmem)宽度值以及包头存储器(hmem)宽度值的数值；和
用于存储信息(pre_h1_start_pos、pre_h2_start_pos和pre_t_start_pos)的寄存器文件元件，所述信息表示包头1、包头2和VP第一宏块的纹理数据的开始位置，以便能够组包VP中包含的所有宏块的编码数据。
7.根据权利1至6中任一所述的视频编码系统，其中所述当前宏块的编码数据在常规的VP情况下被组包并被写入包头存储器(hmem)。
8.根据权利1至6中任一所述的视频编码系统，其中在划分VP数据时，所述当前VP中包含的所有宏块的编码数据被组包并被写入包头存储器(hmem)。
9.根据权利要求8所述的视频编码系统，其中所述视频编码系统执行以下步骤：
当所述纹理存储器(tmem)或所述包头存储器(hmem)溢出同时在第N个宏块处执行纹理编码时，强迫组包当前VP中的第一宏块至第(N-1)个宏块；
再执行第N个宏块中的ME；和
同时执行第N个宏块中的纹理编码和第(N+1)个宏块中的ME。
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