CN1534499A - Sata快闪存储装置 - Google Patents

Abstract

本发明涉及一种以快闪存储器阵列结合一串行先进技术附加之技术而成的储存单元。此储存单元包括能接受读、写命令及为可擦除、非易失性的存储模块(简称为快闪存储模块)。该先进技术附加/快闪存储控制器经配置成用以提供串行先进技术附加与共同快闪存储器操作的功能性及兼容性，如程序设计读取及消除前述的组件。

Description

SATA快闪存储装置

技术领域

本发明涉及半导体存储装置，及特别有关于可擦除、可编程的非易失性存储模块，此存储模块连接至一使用SATA(串行先进技术附加，Serial Advanced Technology Attachment)的计算机总线的主平台。

背景技术

可擦除、可编程的非易失性存储模块，以下简称为闪存或快闪装置，用于信息储存，为本领域技术人员所公知的现有技术。快闪装置包括快闪存储器(Flash Memory)，是由快闪式及浮点闸的晶体管组成。该快闪装置是相似于闪存的功能及性能的非易失性存储，与允许一电路内、可编程操作藉以擦除存储页面的额外功能。美国专利US 5,799,168号提出如上述的一种快闪装置，在此以引用的方式并入本文，以供参考。

与传统磁盘储存装置相比较，快闪装置有较便宜及低耗电的优点。然而，在快闪装置中，先前已被写入过的存储区域作再写入操作时，不对该区域的页面先予以擦除是不实际的。此项限制会导致快闪装置与典型现有的操作系统程序不兼容，因为当数据先前已被写入时，除非该区域先被擦除，否则数据将不能被写入一快闪装置的存储区域内。又，一般的软件管理系统，如于1993年3月5日提出的美国专利第5,799,168号中所揭示(在此以引用的方式并入本文以供参考)，是用于管理快闪装置的功能。

然而，这些快闪装置另有一限制。即，其必须是静态地连接于主平台，或使用PCMCIA(个人计算机存储卡国际协会)接口动态地连接及分离。上述现有技术均有使用困难及价格昂贵的缺点。

以下为ATA(先进技术附加)、SCSI(小型计算机系统接口)、USB(通用序列总线)、P1394及SATA的I/O接口优劣比较：

I/O(输入/输出)接口必须分硬件与接口协议两方面来看，接口的硬件是用来承载电子或光的传送，一般多采用铜线或光纤；而协议则是用来定义连结的方法。目前用I/O接口来储存装置的协议，是以ATA、SCSI、USB与P1394为主。

(1)ATA协议：

ATA协议是由数家硬盘制造商在1980年代末期成立的小型态因子委员会(SFFC)所制定，随着时间演进与技术的突破，ATA已从最初的ATA-1、ATA-2(EIDE)、ATA-3、ATA-4(UltraATA33)、ATA-5(UltraATA-66)发展到最新的ATA-6(UltraATA-100/133)。有许多人常将ATA与IDE(集成驱动电子)混淆，事实上IDE只是一种将硬盘控制器整合至硬盘内的观念，ATA才是一种接口的协议，不过有不少厂商将两者划上等号。ATA协议的最大优点就是能够有效地降低成本，但是，ATA硬盘的管理仍然非常依赖中央处理单元(CPU)，使中央处理单元的负担较重，

(2)SCSI协议：

总线控制器执行许多工作，使中央处理单元的负担轻许多，因此对于需要多任务作业的服务器及RAID解决方案，SCSI硬盘是较佳的选择，ATA硬盘则较适用于单一使用者执行单一工作的环境。

SCSI在连接外围设备数量、传输速度与稳定度等方面与IDE相比较都占有优势。连接外围数量部分，传输速度方面，SCSI传输速度从早期SCSI-1的5兆位/秒，到Fast SCSI的10兆位/秒、Ultra1 SCSI的20兆位/秒、Ultra1 Wide SCSI的40兆位/秒、Ultra1 2 SCSI的80兆位/秒即目前Ultra1160的160兆位/秒，一直都以倍数的速度在持续成长，而目前IDE已有ATA-133出现，跟SCSI相比虽仍逊色不少，不过两者的差距已有逐渐拉近的趋势。并且，SCSI具有严谨的标准规范，因此稳定度也较高，常被用于高阶服务器于工作站，不过使用SCSI的成本也较高，为其普及的一大阻力，因为对于一般文字处理与上网等活动，IDE其实已经足堪使用。

(3)USB及P1394：

是个人计算机容易扩充(序列总线)外围的接口，低成本，但USB1.1版速度为12兆位/秒，USB 2.0版速度为480兆位/秒，P1394速度为400兆位/秒。

(4)SATA：

结合ATA、SCSI、PCI总线及串行总线观念，在1.0版速度为1.5千兆位/秒，2.0版速度为3.0千兆位/秒，3.0版速度为6.0千兆位/秒。低成本、高速度，所以用在作快闪存储装置将是非常好的储存装置。

SATA规格的订定，足以取代PATA的功能，除了软件能完全兼容外，它优于PATA之处有下列几点：

·主要的盒内储存连接(不在盒外)

·SW(软件)与ATA全然透明(容易转换)

·对主平台及装置均低针数

·对(低)电压有利

·支持低成本装置架构

·与同等具有较高可规模度的ATA(数据率、队列、重迭)比较，有较高性能

·较佳的导线连接/连接器(薄，有弹性的)

·包括有效的电源传输

·无软件依赖性。相对容易转换

·适合活动使用的电源管理及电源消耗

·允许发展路线(roadmap)扩展～10年

·导线长度与ATA兼容(＜1m)

·传输率比具有最佳可规模度的ATA(～150MB/s)还高

·协议简单，几乎不影响整体效能

·无同级间传输支持(只有往/来自主平台)

·与在入门的同等平行ATA解决方案具成本竞争性(主平台+装置+导线)

·以储存装置为主(无相机/扫描器/打印机)

·容易装设/配置(即插即用、无跳线器、无外接终止器)

·单一主平台(无多重启动器主平台或主平台/主平台网络)

故SATA接口的闪存装置将来也必能取代传统的PATA(ParallelAdvanced Technology attachment即原ATA)的闪存装置。根据SATA标准建构的系统具有三个分别的、被定义的区域：互连SATA、SATA装置及SATA主平台。互连SATA是SATA装置连接的对象及是SATA主平台沟通的对象。其相关组件包括介于SATA装置及主平台间的连接模型的总线技术。

发明内容

本发明提供一种快闪存储装置，其包括一个以上的快闪模块。该快闪模块是相映至一ASIC地址空间或有SATA定义的电接口及SATA定义的逻辑接口的控制器。此控制器/ASIC(此后称为控制器)根据SATA标准支持SATA功能，由此在SATA总线上支持列举，以及在SATA电缆上对SATA端点作数据接收及传送。此控制器亦对快闪存储装置支持功能及控制，及来自该主控制器的命令及数据封包的处理。该主控制器使用多个可能通讯协议之一，标准的或专利的，来对SATA快闪控制器发信号，以告知对下一个命令执行。因此，整个装置对主平台而言运作有如一动态地可外挂/可分离的非易失性储存装置。

根据本发明，一SATA闪存装置提供用来连接至一SATA定义的总线，该SATA定义的总线包括：

至少一个用于储存数据的快闪存储模块；

一连接器，其用于连接至该SATA定义的总线及自该SATA定义的总线传送及接收封包；

一SATA控制器，其用来控制该至少一个快闪存储模块及根据收到自该SATA定义的总线的至少一个封包控制该SATA连接器，使得数据是被自该至少一个快闪存储模块读出及写入；

一电接口，其用于连接至该SATA连接器及自该SATA连接器接收该封包作为多个电信号；

一逻辑接口，其用于连接至该电接口及将该多个电信号译码为逻辑信号，该逻辑信号被传递至该至少一个快闪存储模块；

一功能接口，其用于接收该逻辑信号，使得如果该逻辑信号代表一SATA功能封包，该功能接口根据该SATA功能封包送出一SATA命令至该SATA控制器；

一应用封包分离器，其用于连接至该逻辑接口及接收该逻辑信号，该应用封包分离器自该逻辑信号分离至少一个封包；及

一应用命令解译器，其用于接收该至少一个封包及根据该至少一个封包决定一命令，该命令被传递至该SATA控制器。

以下，“计算机”一词包括、但不被限定于：以操作系统如DOS、Windows、OS/2或Linux；麦金塔型个人计算机(PC)；以JAVA^TM-OS为操作系统的计算机；及如Sun Microsystems^TM及SiliconGraphics^TM.的图形工作站；及其它版本UNIX操作系统如AIX^TM或Sun Microsystems^TM的SOLARIS^TM的计算机；或其它已知且可利用的操作系统，包括如供嵌式系统使用的Windows CE^TM操作系统，包括蜂窝式移动电话，手持式计算装置及掌上型计算装置，及任何其它可被连接至网络的计算装置。以下，Windows^TM一词包括、但不被限定，Windows 95^TM、Windows 3X^TM(其中″x″是一整数，例如″1″)、Windows NT^TM、Windows 98^TM、Windows 2000^TM、Windows XP^TM、Windows ME^TM、Windows CE^TM及任何这些微软公司(西雅图，华盛顿，美国)的操作系统升级版本。

附图简单说明

图1是根据本发明的闪存SATA装置系统的详细功能示意方块图；

图2是具有SATA快闪存储装置的一计算机主系统示意方块图；

图3是一影子缓存器区块缓存器的示意图；

图4是当装置被顺利初始化的状态下电源开启状态的影子缓存器区块的示意图；

图5是当装置被初始化为失效状态下的影子缓存器区块的示意图；

图6是一帧结构的示意图；

图7是FIS(Frame Information Structure帧信息结构)—主系统至装置的缓存器的示意图；

图8是FIS—主系统至主系统的缓存器的示意图；

图9是FIS—装置至主系统的缓存器的示意图；及

图10是FIS—主系统至装置或装置至主系统的数据的示意图；

图11是现有DMA的FIS—装置至主系统的示意图。

附图标记说明

110，232  串行先进技术附加(SATA)连接器

112  SATA逻辑接口

114  SATA实体层

116  SATA链路层

118  SATA传送层

120  快闪存储器逻辑接口

122  ATA命令解译器

124  缓冲及DMA引擎

126  状态控制

128  地址译码器

130，236  快闪组件

210  主平台

212  SATA主控制器

214  SATA连接器

220  SATA电缆

230  SATA快闪存储装置

234  SATA控制器

242a，b  总线

本发明的具体实施方式

本发明涉及一种快闪存储装置，其包括一个以上的快闪模块。该快闪模块是相映至一ASIC地址空间或有串行先进技术附加(SerialAdvanced Technology attachment，SATA)定义的电接口及一SATA定义的逻辑接口的控制器。此控制器/ASIC(此后称为控制器)根据SATA标准支持SATA功能性，从而在SATA总线上支持列举，以及在SATA管线上对SATA端点作数据接收及传送。此控制器也对快闪存储装置支持功能性及控制，及来自该主控制器的命令及数据封包的处理。该主控制器使用多个可能通讯协议之一，标准的或专利的，来对SATA快闪控制器发信号，以告知对下一个命令执行。因此，整个装置对主平台而言运作有如一动态地可外挂/可分离的非易失性储存装置。

根据本发明，SATA快闪装置及系统的原理及操作，参照附图及对应说明可较充分地了解，应了解这些附图是用来作为显示的目的而非限制本发明。

本发明也可以许多替代形式实施，这些实施例可经由附图中的例子陈述而在如后作详细描述。应了解的是，本领域普通技术人员可看出本发明能被以各种其它方法实施。本发明涵盖所有改变及替代形式，其均不背离本发明精神。

现在参照附图，图1详述此SATA快闪存储装置230的内部功能，其中为一更详细SATA快闪存储装置230功能组件的结构。SATA快闪存储装置230包括一SATA逻辑接口112及快闪存储逻辑接口120。SATA快闪装置连接器232自SATA电缆220接收电信号，该SATA电缆自主控制器携带电信号。这些电信号随后被传过连接器214。SATA定义的总线携带着SATA帧，使得封包能被送至SATA快闪存储装置230。

当一新的状态封包是可用时，主平台210检查SATA快闪存储装置230的状态改变及自SATA快闪存储装置230读取状态封包。SATA快闪存储装置230能使用这些状态封包，将主平台210发出的要求中不同命令的结果传送至装置230。例如，读取命令状态封包包括可用状态字之一(如“成功”、“错误”或“无效地址”)，其使主平台210能够决定该读取命令的结果。相似地，擦除命令状态封包包括一识别擦除过程是否完成的状态字。SATA快闪存储装置230用一写入状态封包来通知主平台210关于该写入命令的结果，例如是否此命令是成功的或发生错误的，及SATA快闪存储装置230是否对于自主平台210要求的额外写入命令是准备好的。

图2是本发明的快闪存储装置及系统主要组件的原理方块图。如图所示，一快闪存储系统包括一主平台210。主平台210对SATA快闪存储装置230就如非易失性储存空间那样操作。

根据本发明，主平台210是通过一SATA电缆220连接至SATA快闪存储装置230。主平台210是通过一SATA主连接器214连接至SATA电缆220，SATA快闪存储装置230通过一SATA快闪装置连接器232连接至SATA电缆220。主平台210的特征为一SATA主控制器212，其用于控制及管理所有在SATA总线上的SATA传送。

SATA快闪存储装置230的特征为一SATA快闪装置控制器234，其用于控制SATA快闪存储装置230的其它组件，及提供一用于SATA快闪存储装置230至SATA总线的接口。

只要当SATA快闪存储装置230变成被连接至主平台210的状态时，一标准SATA计数过程便会开始。在此计数过程中，主平台210对SATA快闪存储装置230及与SATA快闪存储装置230的通讯模式作配置。虽然有许多配置SATA快闪存储装置230的方法，为了清楚起见而不倾向于限制的目的，本发明以一方法作如下的详细说明。该方法中主平台210通过一末端对SATA快闪存储装置230发出命令及要求。主平台210通过其它末端对SATA快闪存储装置230因状态的改变提出质疑，及如果任何这些封包是正等待被接收，便接收相关封包。

主平台210藉由送出要求封包至SATA主控制器212而自SATA快闪存储装置230要求服务。SATA主控制器212在SATA电缆上传递封包。当SATA快闪存储装置230是该要求的末端的装置时，这些要求被SATA快闪装置控制器234接收。随后SATA快闪装置控制器234对闪存组件236进行各种如读取、写入及擦除数据的操作，或支持如装置计数及配置之基本的SATA功能性。SATA快闪装置控制器234通过使用控制线242a控制闪存组件236，以便控制闪存组件236的电源，及还通过各种其它信号如芯片使能(chip enable)及读、写信号进行控制。闪存组件236亦通过由一地址/数据总线242b连接至SATA快闪装置控制器234。地址/数据总线242b传递命令，以便在闪存组件236上执行读取、写入及擦除命令，如由闪存组件236制造商定义的这些命令的地址及数据也是如此。

SATA控制器234再细分为两大方块：SATA界面逻辑112与快闪界面逻辑120。请与图1一起参考，SATA界面逻辑112完全遵照SATA规格，其为一串行的高速界面，第一代的速率为1.5Gb/秒，第二代规格约在2003年推出，速率更高达3.0Gb/秒。其架构包括：一实体层114，其功能为对输入信号作平行/列转换及传送/接收模拟串行信号；一链路层116，其主要为编/码，计算校验码(CRC)，传送及接收信息帧；一传送层118其接受来自链路层116的命令，并产生FIS(帧信息结构)，再与链路层116作传输。

快闪界面逻辑120主要用于解释从主平台传来的命令，如写与读某一块区域，以转换该地址成相对应的闪存组件130的地址(即地址译码器128)。读/写命令也转换成参数并输入状态控制126方块，最后启动DMA引擎124，数据便开始传输直到结束。此解释上层命令及转换地址的工作可由内置的微处理器完成、由不同微处理器、或全靠硬件译码完成，可视电路设计架构而定。

真正的存储单元是闪存组件130，为了配合SATA的高传输率，可设有多个闪存组件130，就得到多字节的数据，传输率因而提高，甚至可与一般的磁盘驱动器相当。

现在参考图3，因为SATA在软件上可兼容于并行ATA(PATA)，所以SATA的缓存器结构与PATA完全相同，其含有命令及相关参数。这些命令及相关参数在进入SATA快闪存储装置后，即交由图1的ATA命令解释器122处理，待命令结束后，再由SATA快闪存储装置发出状态字节传回主平台210。

图4是电源开启状态下SATA快闪存储装置230回传主平台210的各项参数，有别于图6的ATAPI装置的参数，因为SATA快闪存储装置230是被定义为ATA字节型态，而非ATAPI数据型态。

图5说明若SATA快闪存储装置在电源开启时发现有功能异常时所回传主平台的值。

图6说明SATA传输数据的基本单位帧(Frame)的架构。真正的数据放在帧信息结构中，其长度可变。每个帧都有一组CRC校验码，经由该传输双方比对，以确定数据的正确性。

图7至11更详细地描述一个完整的主平台命令如何分解成SATA的多种帧，来传送数据而完成命令。

以下为一较佳实施例：

(1)主平台210发出PIO读取命令要求写入数据至SATA快闪存储装置230。

(a)主平台210传出如图7的FIS主平台至装置的缓存器，并将此缓存器传给SATA快闪存储装置230。

(b)SATA快闪存储装置230准备好可接收数据后，发出如图9的PIO设定FIS通知主平台210。

(c)主平台210发出如图10的数据FIS，并将该数据传给快闪存储装置230。

(d)最后SATA快闪存储装置230完成写入动作后，发出如图8的缓存器FIS通知主平台210：该写入要求已完成。

(2)DMA读取发出PIO读取命令要求写入数据至SATA快闪存储装置230。

(a)DMA读取发出如图7的FIS，并将该缓存器传给SATA快闪存储装置230。

(b)SATA装置准备好可接收数据后，发出如图11的DMA现用FIS并通知DMA读取。

(c)DMA读取发出如图10的数据FIS，并将数据传给SATA快闪存储装置230。

(d)最后SATA快闪存储装置230完成写入动作后，发出如图8的缓存器通知DMA读取要求已完成。

使用上述的通讯协议及结构，主平台210能任选地实施任何应用。该应用是可与任何常规存储器映射或I/O映射的闪存装置一起实施。例如，主平台210能给一标准区块装置接口给每一应用，如揭示于美国专利案第5,404,485号的一磁性储存媒体“硬盘”机。

根据本发明的典型装置及系统的操作如下：当SATA快闪装置是首先被连接至主系统，SATA主控制器指定一地址给SATA总线上的SATA快闪装置，也指定如SATA说明书中叙述的资源。SATA快闪装置实际上要求主平台指定这些资源，及必须通知主平台需要多少这样的资源。因此，如果SATA主平台已有配置资源给其它装置，SATA快闪存储装置能任选地支持较慢的装置速度。

Claims (6)

1.一种用于连接至一串行先进技术附加(SATA)定义的总线的串行先进技术附加快闪存储装置，该装置包括：

(a)至少一个用于储存数据的快闪存储模块；

(b)一连接器，其用于连接至该SATA定义的总线及自该SATA定义的总线传送及接收封包；

(c)一SATA控制器，其用来控制该至少一个快闪存储模块、及根据收到自该SATA定义的总线的至少一个封包控制该SATA连接器，使得数据是被自该至少一个快闪存储模块读出及写入；

(d)一电接口，其用于连接至该SATA连接器及自该SATA连接器接收该封包作为多个电信号；

(e)一逻辑接口，其用于连接至该电接口及将该多个电信号译码为逻辑信号，该逻辑信号被传递至该至少一个快闪存储模块；

(f)一功能接口，其用于接收该逻辑信号，使得如果该逻辑信号代表一SATA功能封包，该功能接口根据该SATA功能封包送出一SATA命令至该SATA控制器；

(g)一应用封包分离器，其用于连接至该逻辑接口及接收该逻辑信号，该应用封包分离器自该逻辑信号分离至少一个封包；及

(h)一应用命令解译器，其用于接收该至少一个封包及根据该至少一个封包决定一命令，该命令被传递至该SATA控制器。

2.如权利要求1的快闪存储装置，其中，该命令是一用于将数据写入该至少一个快闪存储模块的写入命令，及该地址是一用于写入该数据的逻辑地址，使得该地址分解器模块将该逻辑地址分解为该至少一个快闪存储模块的实体地址。

3.如权利要求1的快闪存储装置，其中，该命令是一用于自该至少一个快闪存储模块读取数据的读取命令，及该地址是一用于读取该数据的逻辑地址，使得该地址分解器模块将该逻辑地址分解为该至少一个快闪存储模块的实体地址。

4.如权利要求1的快闪存储装置，其进一步包括：

(i)一数据处置器，其用于执行该快闪存储模块的错误检测及校正例程。

5.如权利要求4的快闪存储装置，其进一步包括：

(j)一SATA控制器，其对快闪存储器存取后，依据指令的完成结果传送至少一个快闪存储模块状态的状态封包回主平台。

6.如权利要求5的快闪存储装置，其进一步包括：

(k)一缓冲及DMA引擎、状态控制及地址译码器，其用来接收一写入命令及该至少一个快闪存储模块的实体地址，及对该实体地址执行该写入命令。

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