CN1488208A - 用于重新定时和重新对准同步光网络信号的方法和设备 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- RGNPBRKPHBKNKX-UHFFFAOYSA-N hexaflumuron Chemical group C1=C(Cl)C(OC(F)(F)C(F)F)=C(Cl)C=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F RGNPBRKPHBKNKX-UHFFFAOYSA-N 0.000 title claims abstract description 12
- 230000033001 locomotion Effects 0.000 claims abstract description 26
- 102100040338 Ubiquitin-associated and SH3 domain-containing protein B Human genes 0.000 claims abstract description 14
- 101710143616 Ubiquitin-associated and SH3 domain-containing protein B Proteins 0.000 claims abstract description 14
- 230000003139 buffering effect Effects 0.000 claims abstract description 5
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000004364 calculation method Methods 0.000 claims description 5
- 238000013016 damping Methods 0.000 claims 1
- 238000009958 sewing Methods 0.000 description 17
- 230000032258 transport Effects 0.000 description 9
- 230000003287 optical effect Effects 0.000 description 5
- 238000005070 sampling Methods 0.000 description 4
- 101100366322 Arabidopsis thaliana ADC1 gene Proteins 0.000 description 3
- 101100366333 Arabidopsis thaliana ADC2 gene Proteins 0.000 description 3
- 101150032645 SPE1 gene Proteins 0.000 description 3
- 101150089804 SPE2 gene Proteins 0.000 description 3
- 101100366397 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SPE3 gene Proteins 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000205 computational method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009313 farming Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Abstract
重新定时和重新对准SONET信号的方法包括从STS-3信号中解复用出STS-1信号、在FIFO中缓冲三个信号中的每个信号(12)、随着时间确定FIFO的深度(24)以及部分基于FIFO深度和基于所接收的指针运动的速率确定指针漏泄率(28)。对于28个字节深度的FIFO,如果FIFO的深度是12-16字节(12),则没有指针漏泄被执行。如果深度是0-4字节(12),则执行直接的正漏泄。如果深度是24-28字节(12),则执行直接的负漏泄。如果深度是5-11字节(12),则执行所计算的正漏泄。如果深度是17-23字节(12),则执行所计算的负漏泄。所计算的漏泄率基于每32秒(256,000帧)所接收的指针运动的净数(正负运动幅值之和)(20)。
Description
本申请涉及共同拥有的美国专利US 5,331,641,在此以引用参考的方式将该申请的全部内容并入在本申请中。
技术领域
本发明涉及远程通信。更具体地说,本发明涉及计算指针漏泄率以用于重新定时SONET信号的方法和设备。
背景技术
自从早在二十世纪六十年代初至今,在世界上已经研究出了三种不同的数字多路复用和信号发送体系。这些体系在欧洲、日本和北美得以发展。所幸的是,这些体系都是基于相同的脉冲编码调制(PCM),它的信号发送率为每秒8,000采样,产生125微秒采样时间片(sampling slot)(1秒/8,0 00个采样=.000125)。日本和北美的多路复用体系都是基于1.544兆比特/秒±20ppm的DS-1速率,但在日本的更高数据率与在北美使用的更高速率并不对应。欧洲的多路复用基于被称为E1的2.048兆比特/秒的速率,与DS-1速率中携带24个话路相比,这种速率携带30个话路。在美国和欧洲中第二普遍的更高速率分别是DS-3和E3,它们的速率分别是44.736兆比特/秒±20ppm和34.368兆比特/秒±20ppm。
欧洲所公知的,同步光网络(SONET)或者同步数字体系(SDH)是被设计以适用于DS-1和E1业务及其复合(multiple)(DS-3和E3)的公用传输方案。在二十世纪七十年代初开发的SONET在北美具有51.84兆比特/秒的基本(STS-1)速率。在欧洲,基本(STM-1)速率是155.520兆比特/秒,等于北美的STS-3速率(3*51.84=155.520)。缩写STS代表同步传输信号,缩写STM代表同步传输模块。在光学传输而不是电传输时,STS-n信号也称为光学载波(OC-n)信号。
基本STS-1信号的帧长为125微秒(每秒8,000帧),并可被组织成810个八比特字节的帧(9行乘90字节宽的列)。每行的头三列包含传输开销(TOH)。在这些2 7个八比特字节中,9个分配给段开销,18个分配给线路开销。帧的其余部分(87列9行=783个八比特字节)称为包络或同步有效负荷包络(SPE),或在欧洲称为虚容器。包络的第一列保留用于STS通路开销(POH),并且称为包络的传输部分。其余的86个列称为包络的用户部分。“通路”代表穿过SONET网络的完整输运线路,“线路”代表从一个多路复用器到另一个多路复用器的输运线路。“段”代表从一个网络元件到另一个网络元件的输运线路。
为了使数据有效地容纳在SPE中,将SPE的87个字节分为三个块,每个块包括29个列。POH占用列1,“固定塞入”(不传送任何信息的字节)被插入到第30和第59列中。数据被容纳在其余的3*28=84个列=756个字节中。STS-n信号包括帧对准和字节交错的n个STS-1信号。STS-nC信号包括帧对准和串联的n个STS-1信号。目前,最高水平的STS信号是STS-192,它具有9,953.28兆比特/秒的线路速率。
这些不同的同步光网络信号包含有效负荷指针,这种指针提供了在包络或容器容量内、独立于包络或容器的实际内容而允许SPE(虚容器)的灵活且动态对准的方法。动态对准意味着STS或STM相应的SPE或虚容器被允许在STS/虚容器包络容量/容器内浮动。例如,STS-1 SPE在STS-1包络容量内任何地方都可以开始。通常,它在一个STS-1帧开始并在下一帧结束。STS有效负荷指针被包括在线路开销的H1和H2字节(头两个字节)中。这两个字节指定了STS SPE开始的有效负荷字节(J1字节)的位置。
在第一次产生时,SPE与在源节点上的线路开销对准(即,指针值固定在从0至782中的某个值)。然而,在帧穿过网络时,它到达相对于中间节点的出网传输成帧具有任意相位的中间节点(例如,多路复用器或交叉连接)。如果SPE必须与输出信号进行帧对准,则该帧需要被缓冲并延迟。因此,避免帧对准允许在输入链路上的SPE立即被中转至输出链路上而没有人为的延迟。通过将H1、H2指针设置为适当的值(0-782),可指定SPE在输出有效负荷包络中的位置。在网络中在每个中间节点上再生指针值。
此外,如果在传输开销的帧速率和STS SPE的帧速率之间存在频率偏移,则指针根据需要递增或递减,同时伴随相应的正或负填充字节。如果STS SPE的帧速率相对于传输开销太低,则包络的对准必须周期性地在时间上向后滑,并且指针必须增加1。这种操作通过将指针字的所选择的奇数位(I-位)倒置以在接收器上允许5-位多数表决(或按照Bellcore规定10个中的8个)来指示。正填充字节出现在包含倒置的I-位的帧中的H3字节紧接之后。随后的指针包含新的偏移值。
如果STS SPE的帧速率相对于传输开销的帧速率太快,则包络的对准必须周期性地在时间上提前,并且指针必须减1。这种操作通过使指针字的所选择的偶数位(D-位)倒置以在接收器上允许5-位多数表决来指示。负填充字节出现在包含倒置的D-位的帧中的H3字节中。随后的指针包含新的偏移值。
美国专利US 5,331,641(在此以引用参考的方式将该专利的整个内容都并入在本申请中)公开了用于将STS-1信号重新定时和重新对准为STS-3型信号的方法和设备。输入STS-3型信号的SPE被解复用为三个STS-1有效负荷并反馈给三个FIFO,通过三个FIFO跟踪与TOH同步的字节以提供FIFO深度的指示。还保留帧计数以跟踪自最近的指针运动的帧数。基于FIFO深度以及基于帧计数产生塞入或去塞入(destuff),同时,如果FIFO接近为满或接近为空,则塞入或去塞入的产生与从先前的指针运动的四帧一样快,如果FIFO仅是开始清空或塞入,则稍慢(例如,从先前的指针运动的3 2帧)。′641专利提到了“指针重新计算块”,但没有公开关于指针重新计算的详细内容。
指针重新计算通常通过将正或负指针运动与先前的指针求和来实现。在实践中在指针运动的频率和幅值方面存在局限,而这是部分SONET标准。为了确保指针运动不超过标准所允许的数量,以及为避免不需要的指针运动,大家公知的是“漏泄”指针运动。指针漏泄涉及缓冲几个指针运动、对它们求和以及在累积指针运动一段时期之后漏泄净指针运动。′641专利没有教导如何漏泄指针。有利的是,指针漏泄率可基于在STS信号中的抖动量调节。计算指针漏泄率的公知的方法在需要计算漏泄率的代码量方面经常遇到问题。
发明内容
因此本发明的一个目的是提供一种重新定时和重新对准SONET信号的方法和设备。
本发明的目的还在于提供一种重新定时和重新对准SONET信号且并入了指针漏泄率的计算的方法和设备。
本发明的另一目的是提供一种计算指针漏泄率的、有效且紧密的方法。
本发明的再一目的是提供一种计算指针漏泄率的、精确的方法。
根据下文将详细讨论的本发明的这些目的,本发明的重新定时和重新对准SONET信号的方法包括从STS-3信号中解复用STS-1信号、在FIFO中缓冲三个信号中的每个信号、随着时间确定FIFO深度以及部分基于FIFO深度和基于所接收的指针运动的速率确定指针漏泄率。本发明的设备包括双端口RAM FIFO、基于输入信号时钟的写地址发生器、基于输出信号时钟的读地址发生器、与在写到FIFO中的SPE的First_Byte同步的FIFO深度计数器、与从FIFO中读出的First_Byte同步的FIFO深度锁存器和基于在一时间周期上所接收的指针运动数和FIFO深度计算漏泄率的电路。
根据当前优选的实施例,每个FIFO是28个字节深度。如果FIFO的深度是12-16字节,则没有指针漏泄被执行。如果深度是0-4字节,则执行直接的正漏泄。如果深度是24-28字节,则执行直接的负漏泄。如果深度是5-11字节,则执行一个所计算的正漏泄。如果深度是17-23字节,则执行一个所计算的负漏泄。所计算的漏泄率基于每32秒(256,000帧)所接收的指针运动的净数(正负运动幅值之和)。给查询表提供九种漏泄率,以漏泄之间的毫秒数表示。如果在最后的32秒钟中接收的指针运动数小于32,则漏泄间隔是960毫秒。在漏泄间隔值和在最后32秒中所接收的指针运动数之间的关系是线性的。即,如果指针运动速率加倍,则漏泄间隔时间减半。在每次产生新的指针和每次发生帧丢失时,所计算的漏泄率优选复位到最小间隔。根据本发明的指针漏泄率计算有效且精确。不需要滑动窗。每32秒重复求和。
结合所提供的附图参考详细描述本领域的普通技术人员会清楚本发明的其它目的和优点。
附图说明
附图1所示为执行本发明的一种方法的本发明的设备的高级方决图;和
附图2所示为说明本发明的一些其它方法的简化流程图。
具体实施方式
现在转到附图1,根据本发明的设备10包括优选以双端口RAM12实施的三个FIFO、写地址发生器14、读地址发生器16,以及FIFO深度测量电路18。RAM12具有数据输入WD(写数据)、数据输出RD(读数据)、地址输入WA(写地址)、地址输出RA(读地址)和写使能输入WE。写地址发生器14从涉及三个SPE、SPE1、SPE2和SPE3的数据的写的多路分解器(未示)中接收输入并给RAM12的WA和WE输入提供输出。读地址发生器从涉及SPE1、SPE2和SPE3的数据的读的多路复用器(未示)中接收输入并给RAM12的RA输入提供输出。
FIFO深度测量电路18包括First_Byte检测器20、同步器22、三个FIFO深度计数器24和三个FIFO深度锁存器26。First_Byte检测器20从前述的多路分解器(未示)中接收STM计数并将First_Byte的指示(在帧的第一行中的9个TOH字节之后的第一字节)提供给同步器22,该同步器22提供输出到FIFO深度计数器24。FIFO深度锁存器26接收来自FIFO深度计数器24的输入、RAM12的RD输出和前述的多路复用器的SPE1、SPE2和SPE3的指示。FIFO深度计数器24和FIFO深度锁存器26合作以提供三个FIFO深度计数,处理器28使用这三个FIFO深度计数来确定下文参考附图2更详细地描述的指针漏泄率。
FIFO12的数据输入WD接收线路数据、J1和V1脉冲、以及First_Byte指示。在线路数据输入上可得到有效的数据字节时,通过写地址发生器14执行对FIFO12的写入。这个有效的数据字节由W_SPE1-W_SPE3线路指示。J1和V1脉冲也写入到FIFO中并从FIFO中读取以用于产生输出指针。每当R_SPE1-R_SPE3线之一有效时,读地址发生器16增量。FIFO的输出包括数据、控制信息和First_Byte指示。
从SONET帧中的固定位置(First_Byte)测量FIFO的深度。First_Byte是紧接帧的第一行的9个TOH字节之后的字节。虽然FIFO的实际深度由写地址和读地址确定,但它不能直接通过减法测量,因为读和写地址发生器运行在两个不同的时钟上。为了克服这种问题,本发明使用在FIFO的写入侧上产生的“First_Byte”标识脉冲。这个标识连同其它的字节和控制一起写入到FIFO中。这个“First_Byte”标识直接传递给读出侧,与读时钟域同步,并用于初始化深度计数器。然后,每当读地址发生器增加时,这些深度计数器增加。在First_Byte标识从FIFO中读出时,FIFO深度值传递给处理器以便在下文更详细地描述的漏泄率计算中使用。根据当前的优选实施例,用于计算漏泄率的处理器是一种TransSwitch Corporation,Shelton,CT生产的ACE RISC处理器。
如上文所述,指针漏泄率基于FIFO深度以及随着时间的指针运动净数。表1所示为在使用28-字节FIFO确定指针漏泄率中的第一步骤。
FIFO深度 | 漏泄率 | “区域” |
0-4 | 直接的正漏泄 | 2 |
5-11 | 所计算的正漏泄 | 1 |
12-16 | 没有漏泄 | 0 |
17-23 | 所计算的负漏泄 | 1 |
24-28 | 直接的负漏泄 | 2 |
表1
如上文所述,根据本发明的当前优选的实施例,每个FIFO是28个字节深度。在数据速率是理想的且同步的时候,FIFO深度稳定在大约14个字节上。因此,根据本发明的优选实施例,如果FIFO的深度是12-16字节,没有指针漏泄被执行。在下文所述的附图2和表1中,这个深度范围称为“区域0”。如果深度是5-11个字节,则执行所计算的正漏泄,以及如果深度是17-23个字节,则执行所计算的负漏泄。在下文所述的附图2和表1中,这些深度范围称为“区域1”。如果深度是0-4个字节,则执行直接的正漏泄,以及如果深度是24-28个字节,则执行直接的负漏泄。在下文所述的附图2和表1中,这些深度范围称为“区域2”。
所计算的漏泄率基于每32(256,000个帧)秒所接收的指针运动的净数“N”(正和负运动的幅值之和)。给查询表提供以在漏泄之间的毫秒数表示的9个漏泄率。在表2中示出了当前优选的速率,该表的最后的一项假设漏泄率计算处理器支持0.25毫秒的分辨率。如果处理器仅支持0.5秒的分辨率,则在表2中的最后的一项应该是3.5毫秒。
N的值 | 在指针漏泄之间的间隔 |
N<32 | 960毫秒 |
32≤N<64 | 480毫秒 |
64≤N<128 | 240毫秒 |
128≤N<256 | 120毫秒 |
256≤N<512 | 60毫秒 |
512≤N<1024 | 30毫秒 |
1024≤N<2048 | 15毫秒 |
2048≤N<4096 | 7.5毫秒 |
N>4096 | 3.75毫秒 |
表2
指针漏泄的最大理论速率是在指针漏泄之间大约6.48毫秒的间隔。因此,初始计算的漏泄率应该设置成在指针漏泄之间低于6.48毫秒。根据当前优选的实施例,所计算的漏泄率被初始设置为4毫秒的间隔。在任何系统复位、指针丢失(LOP)或者帧丢失(LOF事件)之后所计算的漏泄率复位到4毫秒,并且参考附图2根据下文描述的方法每32秒复位一次。
在附图2中所使用的缩写定义在下表3中。
变量 | 名称 | 说明 | 初始值 |
FF | FIFO填充 | FIFO的深度,0-28 | |
FZ | FIFO区域 | 在表1中描述的三个区域 | |
MLS | 最小漏泄间隔 | 在进行第一次对齐之后且在允许下一次对齐之前已经经过的最小帧数。这个值可默认设为6 | 6 |
ALS | 平均漏泄间隔 | 在区域1中通过FIFO进行第二次对齐时在两次对齐之间的平均帧数 | CLS |
CLS | 所计算的漏泄间隔 | 这是表2中以帧数表示的所计算的漏泄间隔。一开始,CLS与MLS具有相同的值 | 6 |
TFC | 总的帧计数 | 这个计数器用于指示在CLS的重新计算之间的32秒(256,000帧=32秒) | 0 |
PLC | 正漏泄计数 | 在给定的32秒的窗中的正对齐的总数,每32秒复位到0 | 0 |
NLC | 负漏泄计数 | 在给定的32秒的窗中的负对齐的总数,每32秒复位到0 | 0 |
NJC | 净对齐计数 | 在每32秒的窗结尾在PLC和NLC之间的差值 | 0 |
表3
附图2所示为可以实施本发明的漏泄率计算方法的一种方式。根据在附图2中所示的实施例,该算法在100中开始将表3的变量设置到它们的初始值。对于每个帧,在102中将总的帧计数(TFC)增加1。在104中检查最小漏泄间隔(MLS)。如果它不等于零,则在106中将MLS减1,在106中将平均漏泄间隔(ALS)减小1并且程序跳转到132。从132起,在134中检查总的帧计数以确定是否已经经过了256,000帧(32秒)。如果所经过的帧数少于256,000帧,则不设定对齐计数(NJC),并且程序返回到100以进行下一帧。应该理解的是,由于MLS的初始值是6,因此算法在进行到110之前将会循环上述的步骤6次。在程序第一次到达110时,MLS和ALS将会为零并且TFC将为6。在110检查FIFO区域(FZ)。如果FZ为零,如表1所示,没有漏泄被执行。在112中检查ALS。如果它不为零,则在114中将它减1。在任一种情况中,程序都跳转到132中,在134中检查TFC,并且如果总的帧计数指示已经经过的帧数小于256,000帧则返回到100而不设定NJC。因此,在头6帧之后,程序继续进行上述的步骤直到在110中确定FIFO深度在区域0之外。
如果在110中确定FIFO深度在区域0之外,则在118中进一步确定FIFO深度在区域1中还是在区域2中。如果它是在区域2中,则在120中检查ALS。如果ALS不是零,则在122中将它减1,程序跳转到132中。如果FIFO深度在区域2中或者如果它在区域1中并且ALS是零,则在124中将MLS设置到6并且将ALS设置到CLS。应该理解的是,在程序第一次到达步骤124时,CLS仍然处于它的初始值6。因此,在步骤124之后,MLS和ALS都被设置到在程序以第一帧开始时它们的值6。在步骤124之后,检查FIFO长度FF并在126中确定它是处于正漏泄区域还是负漏泄区域。(参见表1。)如果FIFO长度不在区域0中并小于12,则它处于正漏泄区域。否则,它为负。)如果FIFO深度处于正区域(FF<12),则在130中将正漏泄计数器(PLC)增加1。如果它处于负区域,则在128中将负漏泄计数器(NLC)增加1。在任一种情况下,程序继续到132和134,在那里检查TFC。如果TFC=256,000(32秒到时),则在138中通过取在PLC和NLC之间的差值的绝对值计算净对齐计数(NJC)。使用重新计算的NJC,在140中通过查询表设定新的CLS。然后,当确定了表1的区域1中直到新的CLS的漏泄时,使用在140中找到的CLS用作所计算的漏泄率。在140在确定了CLS之后,MLS复位到6,在141 TFC、PLC、NLC和NJC复位到零,在另一32秒中重复在附图2中所示的处理。
在此已经描述并示出了重新定时和重新对准SONET信号的方法。虽然已经描述了本发明的特定的实施例,但是并不是希望将本发明限制到这些特定的实施例中,而是希望本发明具有在技术上所允许的范围的一样宽的范围,并且对说明书的阅读也是如此。例如,虽然FIFO的优选实施例的每一个具有28字节的容量,但是应该理解的是在将FIFO划分为5个区域时其它长度的FIFO也可使用。因此本领域的普通技术人员应该理解的是在不脱离所要求保护的精神和范围的前提下可以对本发明作出其它的改进。
Claims (20)
1.一种重新定时和重新对准SONET信号的方法,包括:
a)从STS-3信号中解复用出STS-1信号;
b)在FIFO中缓冲STS-1信号的每一个;
c)在时间上确定FIFO深度;和
d)部分基于FIFO深度和部分基于所接收的指针运动的速率确定指针漏泄率。
2.根据权利要求1所述的方法,其中:
所说的确定指针漏泄率的步骤包括在所设定的时间周期上确定净指针对齐。
3.根据权利要求2所述的方法,其中:
所说的确定指针漏泄率的步骤包括在32秒的周期上确定净指针对齐。
4.根据权利要求2所述的方法,其中:
所说的确定指针漏泄率的步骤包括在所设定的时间周期上重复地确定净指针对齐。
5.根据权利要求4所述的方法,其中:
所说的确定指针漏泄率的步骤包括每32秒重复地确定净指针对齐。
6.根据权利要求1所述的方法,其中:
所说的缓冲的步骤包括将每个STS-1信号缓冲在具有n个字节的容量的FIFO中,和
所说的确定指针漏泄率的步骤包括如果FIFO长度小于大约.2n则指示直接的正指针漏泄,而如果FIFO长度大于大约.8n则指示直接的负指针漏泄。
7.根据权利要求6所述的方法,其中:
所说的确定指针漏泄率的步骤包括:
在FIFO长度大于大约.2n并小于大约.4n时根据在设定的时间周期上的净指针对齐指示所计算的正漏泄率,和
在FIFO长度大于大约.6n并小于大约.8n时根据在设定的时间周期上的净指针对齐指示所计算的负漏泄率。
8.根据权利要求7所述的方法,其中:
n=28,和
所说的确定指针漏泄率的步骤包括
如果FIFO长度是0-4则指示直接的正指针漏泄,而如果FIFO长度是24-28则指示直接的负指针漏泄。
在FIFO长度是5-11时根据在设定的时间周期上的净指针对齐指示所计算的正漏泄率,和
在FIFO长度是17-23时根据在设定的时间周期上的净指针对齐指示所计算的负漏泄率。
9.根据权利要求7所述的方法,其中:
净指针对齐计数是正对齐计数减去负对齐计数的绝对值。
10.根据权利要求9所述的方法,其中:
基于过去的32秒的净指针对齐,每32秒确定所计算的漏泄率。
11.一种重新定时和重新对准SONET信号的设备,包括:
a)双端口RAM FIFO;
b)基于输入信号时钟的写地址发生器;
c)基于输出信号时钟的读地址发生器;
d)与写到FIFO中的SPE的First_Byte同步的FIFO深度计数器;
e)与从FIFO中读出的First_Byte同步的FIFO深度锁存器;和
f)基于FIFO深度和所接收的指针运动速率计算漏泄率的电路。
12.根据权利要求11所述的设备,其中:
所说的计算电路包括在所设定的时间周期上确定净指针对齐的装置。
13.根据权利要求12所述的设备,其中:
所说的计算电路包括在32秒周期上确定净指针对齐的装置。
14.根据权利要求11所述的设备,其中:
所说的计算电路包括在所设定的时间周期上重复地确定净指针对齐的装置。
15.根据权利要求14所述的设备,其中:
所说的计算电路包括每32秒重复地确定净指针对齐的装置。
16.根据权利要求11所述的设备,其中:
所说的FIFO是n-字节的FIFO,和
所说的计算电路包括这样的装置:如果FIFO长度小于大约.2n则指示直接的正指针漏泄,而如果FIFO长度大于大约.8n则指示直接的负指针漏泄。
17.根据权利要求16所述的设备,其中:
所说的计算电路包括:
在FIFO长度大于大约.2n并小于大约.4n时根据在设定的时间周期上的净指针对齐指示所计算的正漏泄率的装置,和
在FIFO长度大于大约.6n并小于大约.8n时根据在设定的时间周期上的净指针对齐指示所计算的负漏泄率的装置。
18.根据权利要求17所述的设备,其中:
n=28,和
所说的电路包括:
如果FIFO长度是0-4则指示直接的正指针漏泄而如果FIFO长度是24-28则指示直接的负指针漏泄的装置,
在FIFO长度是5-11时根据在设定的时间周期上的净指针对齐指示所计算的正漏泄率的装置,和
在FIFO长度是17-23时根据在设定的时间周期上的净指针对齐指示所计算的负漏泄率的装置。
19.根据权利要求18所述的设备,其中:
净指针对齐计数是正对齐计数减去负对齐计数的绝对值。
20.根据权利要求19所述的设备,其中:
所说的计算电路包括:
基于过去的32秒的净指针对齐,每32秒指示所计算的漏泄率的装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/768,430 US6577651B2 (en) | 2001-01-24 | 2001-01-24 | Methods and apparatus for retiming and realigning sonet signals |
US09/768,430 | 2001-01-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1488208A true CN1488208A (zh) | 2004-04-07 |
CN100459466C CN100459466C (zh) | 2009-02-04 |
Family
ID=25082481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB02804083XA Expired - Fee Related CN100459466C (zh) | 2001-01-24 | 2002-01-23 | 用于重新定时和重新对准同步光网络信号的方法和设备 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6577651B2 (zh) |
EP (1) | EP1360787B1 (zh) |
CN (1) | CN100459466C (zh) |
AT (1) | ATE383001T1 (zh) |
DE (1) | DE60224363D1 (zh) |
WO (1) | WO2002060102A1 (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1051057A3 (de) * | 1999-04-29 | 2004-07-28 | Alcatel | Transport von verknüpften Containern in einem synchronen Nachrichtenübertragungsnetz |
US8274892B2 (en) * | 2001-10-09 | 2012-09-25 | Infinera Corporation | Universal digital framer architecture for transport of client signals of any client payload and format type |
US7286487B2 (en) * | 2002-11-18 | 2007-10-23 | Infinera Corporation | Optical transmission network with asynchronous mapping and demapping and digital wrapper frame for the same |
US7606269B1 (en) * | 2004-07-27 | 2009-10-20 | Intel Corporation | Method and apparatus for detecting and managing loss of alignment in a virtually concatenated group |
US7349444B2 (en) * | 2004-08-23 | 2008-03-25 | Transwitch Corporation | SONET/SDH SPE/virtual container retiming with adaptive dual pointer leak rate computation |
CN1829129B (zh) * | 2005-03-04 | 2010-12-22 | Ut斯达康通讯有限公司 | 消除多路同步数据传输中的传输延时差异的方法和装置 |
US10699053B1 (en) * | 2018-01-17 | 2020-06-30 | Xilinx, Inc. | Timing optimization of memory blocks in a programmable IC |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4941156A (en) * | 1987-05-19 | 1990-07-10 | Crystal Semiconductor | Linear jitter attenuator |
US5033064A (en) * | 1988-12-09 | 1991-07-16 | Transwitch Corporation | Clock dejitter circuit for regenerating DS1 signal |
US4996698A (en) * | 1989-10-23 | 1991-02-26 | Rockwell International Corporation | Clock signal resynchronizing apparatus |
US5297180A (en) * | 1989-11-17 | 1994-03-22 | Transwitch Corporation | Digital clock dejitter circuits for regenerating clock signals with minimal jitter |
US5257261A (en) * | 1990-07-27 | 1993-10-26 | Transwitch Corporation | Methods and apparatus for concatenating a plurality of lower level SONET signals into higher level sonet signals |
US5331641A (en) * | 1990-07-27 | 1994-07-19 | Transwitch Corp. | Methods and apparatus for retiming and realignment of STS-1 signals into STS-3 type signal |
US5390180A (en) * | 1991-10-10 | 1995-02-14 | Nec America, Inc. | SONET DS-N desynchronizer |
US5268935A (en) * | 1991-12-20 | 1993-12-07 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
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US5548534A (en) * | 1994-07-08 | 1996-08-20 | Transwitch Corporation | Two stage clock dejitter circuit for regenerating an E4 telecommunications signal from the data component of an STS-3C signal |
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US5699391A (en) * | 1995-05-31 | 1997-12-16 | Dsc Communications Corporation | Digital desynchronizer |
-
2001
- 2001-01-24 US US09/768,430 patent/US6577651B2/en not_active Expired - Lifetime
-
2002
- 2002-01-23 AT AT02714788T patent/ATE383001T1/de not_active IP Right Cessation
- 2002-01-23 CN CNB02804083XA patent/CN100459466C/zh not_active Expired - Fee Related
- 2002-01-23 EP EP02714788A patent/EP1360787B1/en not_active Expired - Lifetime
- 2002-01-23 DE DE60224363T patent/DE60224363D1/de not_active Expired - Lifetime
- 2002-01-23 WO PCT/US2002/002253 patent/WO2002060102A1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
WO2002060102A1 (en) | 2002-08-01 |
EP1360787A4 (en) | 2006-09-13 |
EP1360787A1 (en) | 2003-11-12 |
EP1360787B1 (en) | 2008-01-02 |
CN100459466C (zh) | 2009-02-04 |
US6577651B2 (en) | 2003-06-10 |
DE60224363D1 (de) | 2008-02-14 |
ATE383001T1 (de) | 2008-01-15 |
US20020154659A1 (en) | 2002-10-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090204 Termination date: 20110123 |