CN1330350A - 支持嵌入式与外加式绘图加速装置协作的装置和方法 - Google Patents

Abstract

本发明提供支持主与从绘图加速器合作的一装置与一方法,此装置包含:分配装置(distributing means),此分配装置把第一部分帧与一第二部分帧,根据此两绘图加速器之效能,分别分配给该从绘图加速器与该主绘图加速器;交互装置(interacting means),此交互装置分别连结于该从绘图加速器与该主绘图加速器,以便使该从绘图加速器与该主绘图加速器作信号交换(handshake),让该从绘图加速器绘制的第一部分帧转移到该主绘图加速器。

Description

支持嵌入式与外加式绘图加速装置 协作的装置和方法

本发明系关于一计算机系统中绘图处理的装置与方法，尤指支持嵌入式与外加式绘图加速器协作的装置与其方法。

计算机因计算机绘图显示的出现而在很多活动中变的更加有用，计算机绘图显示使表现不再只是数字与文本数据，而是代表那些数字含意与增加文本数据意义的图片与图像。如图1所示，以往在一计算机系统中，绘图工作习惯上会从一中央处理器(CPU)14通过一芯片组12与加速图形端口(Accelerated Graphics Port简称AGP)或外设部件互连端口(Peripheral Component Interconnect简称PCI)总线13被送到一绘图加速器11。此绘图架构减少了中央处理器14中处理资源(processing recourse)的过载，中央处理器可以更专注于绘制图形外的其它事务。在绘图加速器11处理完图像的图元(primitives，包含变换《transformation》、不同图原属性《attributes》的计算梯度、明暗分布计算《lighting calculation》、剪辑计算《clipping calculation》与平面方程式计算《plane equationcalculation》)后，一局部内存(local memory)将会协助图元的纹理映像(texture mapping)。最后，绘图加速器11藉助为每一像素计算出适当值而实现一点阵化功能(rasterization function)，其中每一像素代表图元。接着每一像素被提取出来并一个一个显示在显示器屏幕上。

不过因为半导体制造科技的进展，绘图加速器11嵌入芯片组12内成为一集成的芯片21、以及局部内存15结合在传统系统内存22已成为趋势。这种集成内存结构通常被称为一体化内存构造(unified memory architecture简称UMA)。因此，绘图工作会被直接送到集成芯片21，如图2所示，而集成芯片21会跟前述绘图加速器11一样处理绘图的图元并映像图元的纹理。这种结合大大地减低了一计算机系统的成本，同时也满足了一般使用者的需求，因为一般使用者不必花多余的钱去购置包含一外加式绘图加速器的一绘图卡。

然而，集成芯片21中的嵌入式绘图加速器211，其效率不如现在可买到的通常承载与封装在一绘图卡上的绘图加速器。况且这种结合对想要目前最进步(the state of the art)之绘图加速器而言并不合理也无法接受。目前最进步的绘图加速器可以轻易处理三维(3D)图片且可以玩三维游戏。因此，急切的使用者常会购买另一绘图卡30加到其计算机中，绘图卡30上有外加式目前最进步的一绘图加速器31，以使绘图加速功能更加强大。在这样状况下之计算机结构如第三图所示。这种状况下，一定要使位于集成芯片21上的嵌入式绘图加速器211被禁止(disabled)，以避免其与封装在绘图卡30上之外加式绘图加速器31产生干扰。这么一来嵌入式绘图加速器211就被浪费掉了。因此，有外加式绘图加速器31与集成芯片21中之嵌入式绘图加速器211合作的需要。藉助支持这合作可导致更佳的效能。

本发明的目的是提供一种支持嵌入式与外加式绘图加速器合作的装置，藉助此装置所绘之帧即画面，依比例被划分并根据主从绘图加速器的效能被送到此两绘图加速器中。

本发明的另一目的是嵌入式绘图加速器所绘的图面帧将会被送到外加式绘图加速器。此外加式绘图加速器输出嵌入式绘图加速器与外加式绘图加速器所绘的图面帧到显示器屏幕。

在本发明中，在一计算机系统中，一种支持一从绘图加速器与一主绘图加速器合作的装置，以进行绘图工作，此装置包含：

分配装置，该分配装置根据此两绘图加速器的效能依比例分配帧的第一部份到从绘图加速器并分配帧的第二部分帧到主绘图加速器；

交互装置，该交互装置连结到从绘图加速器与主绘图加速器，使两加速器之间交换信号以便将从绘图加速器完成的帧的第一部分，移动到主绘图加速器；

藉此，主绘图加速器将主绘图加速器绘制的帧第二部分与从绘图加速器绘制的帧第一部分予以翻转。从绘图加速器可能是嵌入式绘图加速器而主绘图加速器可以是外加式绘图加速器，反之亦可。

本发明也包含在一计算机系统中支持一嵌入式绘图加速器与一外加式绘图加速器合作的一方法，以进行绘图工作。此方法可以根据嵌入式与外加式绘图加速器之效能，依比例分配帧到此两绘图加速器。如此一来整体绘制帧的绘图效率可藉此两绘图加速器同时运作之助而提升。此方法给予各加速器不同组的指令。提出两加速器之间的作信号交换协议(handshaking protocol)。此信号交换协议提供信息以移动一嵌入式加速器所绘的一帧到外加式加速器控制的图面帧缓冲器(frame buffer)。在此方法中，外加式与嵌入式加速器只需要很少一点额外的电路。

本发明附加的目的与优点会在后面的叙述中提出，而这些附加的目的与优点在某种程度上会在叙述中显而易见，或可在实施本发明时学到。本发明的目的与优点可藉由所附申请权利要求中特别指明的手段与组合而理解与获得。

图1表示一具有芯片组与一AGP或PCI绘图加速器的传统绘图系统的方框图；

图2表示一绘图系统的一方框图，此绘图系统有一集成芯片而集成芯片包含一嵌入式绘图加速器；

图3表示一绘图系统的一方框图，此绘图系统有一集成芯片，集成芯片包含一嵌入式绘图加速器与一外加式AGP或PCI绘图加速器；

图4表示一装置之方框图，此装置在本发明中绘制帧的一计算机系统内支持一从绘图加速器与一主绘图加速器之合作；

图5表示在传统绘图加速器中指令分析匡(command parser)的方框图；

图6表示本发明中提供之装置与两绘图加速器合作的方框图。

请参看图4，图4表示一装置40的方块图，在本发明中装置40于一计算机系统内，支持一从绘图加速器41与一主绘图加速器42之合作，以进行绘图工作。该绘图工作包含一系列帧(a sequenceof frames)。装置40包含一分配装置401与一交互装置402。分配装置401根据此两绘图加速器之效能，依比例分配一第一部份绘图工作到从绘图加速器41，并分配一第二部分绘图工作到主绘图加速器42。第一部分与第二部分绘图工作可从此系列帧，按帧或部分帧(例如四分之一帧)加以划分。另一方面，分别连接到从绘图加速器41与主绘图加速器42的交互装置402让此两绘图加速器作信号交换，以使绘图加速器绘制的第一部份绘图工作移到主绘图加速器。主绘图加速器将主绘图加速器绘制的第二部分绘图工作与从绘图加速器绘制的第一部分绘图工作予以翻转。每一个第一部分与第二部分绘图工作的像素都会显示在显示器屏幕上。在本发明中，因为从与主绘图加速器一同运作以绘制并处理绘图工作，绘图的整体效率得到提升。

为了检测从与主绘图加速器的效能，装置进一步包含一测量装置403。测量装置403能检测从绘图加速器41与主绘图加速器42之效能，并传送此两绘图加速器之效能到分配装置401，以使分配装置401能根据此两绘图加速器之效能，依比例分配一第一部份绘图工作到从绘图加速器41，并分配一第二部分绘图工作到主绘图加速器42。

从绘图加速器41可以是位于集成芯片内的嵌入式绘图加速器，而主绘图加速器会是在绘图卡中外加式绘图加速器，反之亦可。

众所周知可以藉由绘图加速器处理图面帧的速度而测量每一个绘图加速器的效能。因此，测量装置403能作联机(on-line)检测从绘图加速器与主绘图加速器的效能。另一方面，如果我们可以得到每个绘图加速器的规格，此测量装置也可以藉助参考此两绘图加速器的规格来检测从绘图加速器与主绘图加速器的效能。

当一外加式绘图加速器(主)加到一有一嵌入式绘图加速器(从)的一计算机系统中，可以定义如下的三种模式：

1.双监视器模式(Dual Monitor Mode)：有两个监视器，一

个加速器针对一个监视器。

2.加入模式(Add-in Mode)：使从绘图加速器被禁止

(disabled)。

3.引擎加速模式(Engine Acceleration Mode)：主与从绘图

加速器合作以在监视器中绘制帧。

在双监视器模式中，主与从绘图加速器的工况除了从绘图加速器在加入模式中被禁止外，都跟一独立(stand-alone)绘图加速器一样。在此，一独立绘图加速器是指一被设计成可独立运作的一绘图加速器。一独立绘图加速器50的一指令分析匡501如图5所示，指令分析匡501通常包含一队列控制器(queue controller)51、一硬件队列(hardware queue)52、一指令译码器(command decorder)53、为独立加速器中二维引擎(2D engine)502所设之二维先进先出缓冲器(2D FIFO buffer)54、为独立加速器中三维引擎(3Dengine)503所设之三维先进先出缓冲器(3D FIFO buffer)55，为独立加速器中一阴极射线管控制器(CRT controller)504所设之一翻转先进现出缓冲器(flip FIFO buffr)56、以及连接在翻转先进先出缓冲器56的一翻转控制器57。

在引擎加速器模式中，如果指定在绘图卡中之外加式绘图加速器为主绘图加速器，则储存帧数据的缓冲器506位于一局部内存505中，如图5所示。它们贮存一计算机屏幕的显示数据。主绘图加速器可以控制它们。如果帧缓冲器的数据已经显示在屏幕上了，帧缓冲器506就可重复使用且可存取(accessible)。交互装置402用AGP与PCI总线的两脚，使主绘图加速器与绘图加速器作信号交换，如图6所示。在此，三个翻转指令(flipping command)与两个位块转移(bit block transfer简称BitBlt)指令定义如下：

●N_Flipping(normal flipping)：本指令是一主绘图加速器所绘

  一画面的翻转指令，只下到主绘图加速器。

●S_Flipping(slave flipping)：本指令是一从绘图加速器所绘一

  画面的翻转指令，只下到从绘图加速器。

●M_Flipping(master flippping)：本指令是一从绘图加速器所

  绘一帧的翻转指令。它保持与M_BitBlt一致并且只下到主

  绘图加速器。

●N_BitBlt(normal BitBlt)

●M_BitBlt(master BitBlt)：本指令是用来移动从绘图加速器

  绘制的帧到主绘图加速器的帧缓冲器，只下到主绘图加速

  器。

分配装置401根据从绘图加速器41与主绘图加速器42的效能，分配依帧或部分帧分割绘图。举例来说，如果从绘图加速器41的效能与主绘图加速器42的效能一样，包含帧A、帧B、帧C与帧D的一系列帧会被分割成两部分。包含帧A与帧C的一第一部份帧会被送到主绘图加速器去做绘图，而包含帧B与帧D的一第二部分帧会被送到从绘图加速器去做绘图。接着主绘图加速器(42)中的指令队列会是：

{Draw_A，N_Flipping，M_BitBlt，M_Flipping，Draw_C，N_Flipping，M_BitBlt，M_Flipping}

而在从绘图加速器41中的指令队列会是：

{Draw_B，S_Fliping，Draw_C，S_Flipping}，其中Draw_A、Draw_B、Draw_C、以及Draw_D示一般常见之使主与从绘图加速器绘制帧A、帧B、帧C与帧D的指令。指令{Draw_A，N_Flipping，M_BitBlt，M_Fliping}在主绘图加速器42中执行如下。依据指令Draw_A，主绘图加速器开始在局部内存505中的可存取帧缓冲器506中绘制帧A。当主绘图加速器画完帧A，依据N_Flipping，一翻转指令被送到翻转先进先出缓冲器56F。阴极射线管控制器504可读取翻转先进先出缓冲器56以决定下一个要显示哪一个帧缓冲器506。如果帧缓冲器之一仍可存取，主绘图加速器42会接着处理下一个指令。否则主绘图加速器42会停止直到主绘图加速器的帧缓冲器506之一可被存取。此外，在被阴极射线管控制器504翻转后，帧缓冲器506是可存取的。

指令M_BitBlt在主绘图加速器器42的二维引擎502中执行。为了使从与主绘图加速器作信号交换，交互装置402能使用API或PCI总线的两脚，一个是一Frame_Ready信号61而另一个是一BitBlt_end信号62。如果Frame_Ready信号61等于1，主绘图加速器42中的二维引擎502会将一从绘图加速器41所绘制的一帧移到主绘图加速器42中的可存取的帧缓冲器506中。接着在一个时钟周期(clock cycle)中，BitBlt_end的信号62被设为1以告知从绘图加速器41。依据M_Flipping，主绘图加速器42送一翻转指令到翻转先进先出缓冲器56，然后继续执行下一指令。否则，主绘图加速器会停下来直到帧缓冲器506可被存取。因为M_BitBlt是一二维信号，它可以独立于三维引擎外执行。指令{Draw_C，N_Flipping，M_BitBlt，M_Flipping}在主绘图加速器42中如指令{Draw_A，N_Flipping，M_BitBlt，M_Flipping}一般执行。

指令{Draw_B，S_Flipping}执行如下。依据指令Draw_B，从绘图加速器41开始在系统内存63内一可存取的帧缓冲器631中绘图。完成绘图工作后，一翻转指令被送到从绘图加速器41中的翻转先进先出缓冲器56而Frame_Ready信号61会依据指令S_Flipping被设为1。系统内存63中的帧缓冲器631会变成只读的(read only)。在BitBlt end信号62被主绘图加速器42设为1后，Frame_Ready信号61被从绘图加速器41清除为0而帧缓冲器631会再次变为可存取。指令{Draw_D，S_Flipping}在从绘图加速器41中如指令{Draw_B，S_Flipping}一般执行。

本发明也揭露了一种在一计算机系统中支持一从绘图加速器与一主绘图加速器合作的方法，以进行绘图工作。此绘图包括一系列帧，此方法包含下列步骤：

A)决定从绘图加速器与主绘图加速器的效能；

B)根据此两绘图加速器的效能，分配一第一部分绘图工作到

  从绘图加速器，并分配一第二部分绘图工作到主绘图加速

  器；

C)此两绘图加速器作信号交换以将从绘图加速器所绘之绘图

  的第一部份转移到主绘图加速器；

D)在主绘图加速器中，依系列帧的顺序，将主绘图加速器绘

  制的第二部分绘图工作，以及由从绘图加速器绘制的第一

  部分绘图工作予以翻转。

在前述的方法中，第一与第二绘图可从系列帧依帧或部分帧(例如四分之一帧)分割。在步骤(A)中此两加速器的效能可由联机检测或参考此两加速器的规格来决定。此外，步骤(B)的两绘图加速器的作信号交换可以使用API与PCI总线的两脚，一个是Frame_Ready信号而另一个是BitBlt_end信号。其中API与PCI总线分别连接到从绘图加速器与主绘图加速器。如果从绘图加速器41已完成帧绘制，Frame_Ready信号被设为1。一旦Frame_Ready等于1，主绘图加速器42会将一从绘图加速器中所绘的一帧移到主绘图加速器42中的可存取帧缓冲器。然后BitBlt_end信号在一时钟周期中被设为1以告知从绘图加速器41。在BitBlt_end信号被主绘图加速器42设为1后，Frame_Ready信号1被从绘图加速器41清除为0。因此，此两绘图加速器的作信号交换能成功操作。

综观以上，本发明提供了一种装置与一种方法，此种方法与装置支持从与主绘图加速器之合作，藉此绘图工作可根据此两绘图加速器的效能，依比例分割并被送到从与主绘图加速器。从绘图加速器所绘部分的绘图工作会再被送到主绘图加速器。主绘图加速器输出分别由从与主绘图加速器所绘的绘图部分到显示器屏幕上。因此，支持此合作能导致较好的效能且帧绘制的效率藉由此两绘图加速器同时运操作之助而提升。

尽管本发明是以现在被认为最实在与较好的实施例来加以叙述，本发明将不会被所揭示的实施例所限制。本发明希望能涵盖了在所附专利权利要求之精神与范围内各种修改与同等配置。

Claims (20)

1.一种绘图处理装置(graphics processing apparatus)，该绘图处理装置支持一计算机系统(computer system)内一从绘图加速器(slave graphics accelerator)与一主绘图加速器(master graphicsaccelerator)两者间之合作，以进行绘图工作，该绘图工作包含一系列帧(a sequence of frames)，该从绘图加速器是在集成芯片(integrated chip)中的一嵌入式绘图加速器(embedded graphicsaccelerator)，该从绘图加速器包含一第一效能值(first value ofperformance)，该主绘图加速器是在一绘图卡(graphics card)中之一外加式的绘图加速器，该主图像加速器包含一第二效能值，其特征是所述绘图处理装置包含：

分配装置(distributing means)，根据该第一与第二效能值，此分配装置把第一部分绘图工作与一第二部分绘图工作，分别分配给该从绘图加速器与该主绘图加速器；

交互装置(interacting means)，此交互装置分别连结于该从绘图加速器与该主绘图加速器，以便使该从绘图加速器与该主绘图加速器作作信号交换(handshake)，让该从绘图加速器绘制的第一部分绘图工作转移到该主绘图加速器。

2.按照权利要求1所述之绘图处理装置，其中该主绘图加速器，依该系列帧的顺序，将该主绘图加速器绘制之第二部分绘图工作与该从绘图加速器绘制之第一部分绘图工作予以翻转(flip)。

3.按照权利要求2所述之绘图处理装置，进一步包含：

测量装置(measuring means)，该测量装置检测该第一与第二效能值并传送该第一与第二效能值到该分配装置。

4.按照权利要求3所述之绘图处理装置，该测量装置联机(on-line)检测该第一与第二效能值。

5.按照权利要求3所述之绘图处理装置，其中该测量装置参照该主绘图加速器与从绘图加速器之规格，以检测该第一与第二效能值。

6.按照权利要求3所述之绘图处理装置，其中该交互装置利用一PCI总线的两插脚(two pins of a PCI bus)，使该主绘图加速器与该从绘图加速器作作信号交换。

7.按照权利要求6所述之绘图处理装置，其中该两插脚包含该PCI总线中的「Frame_Ready」信号与「BitBlt_end」信号。

8.按照权利要求3所述之绘图处理装置，其中该交互装置利用一AGP总线的两插脚(two pins ofAGP bus)，使该主绘图加速器与该从绘图加速器作信号交换。

9.按照权利要求8所述之绘图处理装置，其中该两插脚包含在该AGP总线中的「Frame_Ready」信号与「BitBlt_end」信号。

10.按照权利要求3所述之绘图处理装置，其中该第一部分绘图工作与第二部分绘图工作系从该系列帧中依帧加以划分。

11.按照权利要求3所述之绘图处理装置，其中该第一部分绘图工作与第二部分绘图工作系从该系列帧中依部分帧(partial frame)加以划分。

12.一种支持一计算机系统内一从绘图加速器与一主绘图加速器两者间之合作以进行绘图工作的方法，该从绘图加速器是一在集成芯片中的嵌入式绘图加速器，该从绘图加速器包含一第一效能值，该主绘图加速器系一绘图卡中之一外加式的绘图加速器，其包含一第二效能值，该绘图工作包含一系列帧，其特征是所述方法包含以下步骤：

(A)决定该第一与第二效能值；

(B)根据该第一与第二效能值，分配一第一部分绘图工作到该从绘图加速器并且分配一第二部分绘图工作到该主绘图加速器；

(C)使该从绘图加速器与主绘图加速器作信号交换，以将由该从绘图加速器绘制之该第一部分绘图工作转移到该主绘图加速器；

(D)依该系列帧的顺序，将该主绘图加速器绘制的该第二部分绘图工作与由该从绘图加速器绘制的该第一部分绘图工作加以翻转。

13.按照权利要求12所述之方法，其中步骤(A)中是以联机检测决定该第一与第二效能值。

14.按照权利要求12所述之方法，其中步骤(A)中系参照该主与从绘图加速器之规格决定该第一与第二效能值。

15.按照权利要求12所述之方法，其中步骤(C)中使用连结在该从绘图加速器与该主绘图加速器的PCI总线的两插脚，使该主与从绘图加速器作信号交换。

16.按照权利要求15所述之方法，其中该两插脚包含该PCI总线中的「Frame_Ready」信号与「BitBlt_end」信号。

17.按照权利要求12所述之方法，其中步骤(C)中使用连结在该从绘图加速器与该主绘图加速器的AGP总线之两插脚，使该主与从绘图加速器作信号交换。

18.按照权利要求17所述之方法，其中该两插脚包含在该AGP总线中的「Frame_Ready」信号与「BitBlt_end」信号。

19.按照权利要求12所述之方法，其中该第一部分绘图工作与第二部分绘图工作系从该系列帧中依帧加以划分。

20.按照权利要求12所述之方法，其中该第一部分绘图工作与第二部分绘图工作系从该系列帧中依部分帧加以划分。

Images