CN1264315C - 一种实现SPI4 PhaseⅡ总线支持多路物理设备的装置 - Google Patents

Abstract

本发明公开了一种实现SPI4 Phase II总线支持多路物理设备的装置，其特征在于，该装置包含：低速总线接口模块、SPI4 Phase II接口模块、上行数据映射模块、下行数据映射模块和配置总线接口模块。该装置将低速总线接口模块接收的多路物理设备的2.5Gbps总线数据，通过上行数据映射模块映射为SPI4Phase II总线数据后，通过SPI4 Phase II接口模块发送到SPI4 Phase II总线上；同时将SPI4 Phase II接口模块接收的SPI4 Phase II总线数据，通过下行数据映射模块映射为多路2.5Gbps总线数据，通过低速总线接口模块发送到与2.5Gbps总线相连的多路物理设备上。本发明装置解决了单个10Gbps通道不能支持多个不同种类混合低速端口的问题，实现了SPI4 Phase II总线支持多路物理设备，并扩展了SPI4 Phase II总线的应用范围。

Description

一种实现SPI4 Phase II总线支持多路物理设备的装置

技术领域

本发明涉及一种标准总线的应用技术，特别涉及一种实现SPI4 Phase II总线支持多路物理设备的装置。

背景技术

SPI4 Phase II总线是一种光线互联网络论坛(Optical InternetworkingForum，OIF)制定并推荐的用于通信领域高速数据传递的标准总线。SPI4 PhaseII总线适用于通信系统中的数据链路层设备(Link Layer Device)和物理层设备(PHY Device)之间的数据传送，吞吐率满足OC-192c速率，即10Gbps速率的数据流传送要求。SPI4 Phase II总线主要有以下几个特点：

A、接口总线电平使用低压差分电平(LVDS)输入/输出(I/O)，收发方向各自16位(bit)总线接口，但由于是差分信号，实际信号数量应为收发方向各32根；

B、总线最低时钟频率311Mhz，16对LVDS差分数据线可以提供不小于9.952Gbps的数据传输速率；

C、带内数据传送控制信号，带外反压流控信号；

D、点到点数据传送方式，只能作为一个整体工作，不能分成多个独立的低速总线。即只支持一个物理设备。但却可支持一个物理设备中最多256个物理子端口的能力。

SPI4 Phase II总线的应用参见图1，图1为SPI4 Phase II总线应用模型的示意图，如图1所示，SPI4 Phase II总线1只能将一个链路层设备101连接到一个物理层设备102上。

随着今后通信市场对OC-192c、千兆以太网(10GE)以及其他更高速率端口的需求不断增长，SPI4 Phase II总线技术将会得到广泛应用。SPI4Phase II能够满足大部分应用场合，但在单个10Gbps通道支持多个不同种类混合低速端口时会面临较大困难。

目前，常用的低速总线如：POS-PHY Level 3总线、SPI3总线等，这两种总线标准，总线吞吐率满足OC-48c即2.5Gbps应用。不能与吞吐率满足OC-192c即10Gbps速率的SPI4 Phase II总线实现互通。其中，POS-PHY Level 3总线用于点对点的高速数据传递，例如链路层和物理层芯片之间的对接。SPI3是国际标准组织OIF在POS-PHY Level 3的基础上制定的总线标准，内容和POS-PHYLevel 3几乎相同。一般无特别说明，SPI3和POS-PHY Level 3就是指同一总线。

POS-PHY Level 3总线标准用于实现光网络(SONET/SDH)物理层与链路层设备之间的互连，可支持多种上层协议，如：高级数据链路控制协议(HDLC)，点对点协议(PPP)等。POS-PHY Level 3接口总线标准采用带外信号传输包头(SOP)，包尾(EOP)，当前传输出错(ERR)等，采用带内信号传送逻辑子端口号。数据位宽可采用8Bit或32Bit。最大工作时钟频率100Mhz。最高数据率可达2.4G。当数据位宽采用32Bit时，参见图2，图2为POS-PHY Level 3系统参考模型示意图：如图2所示，链路层设备201通过POS-PHY Level 3总线2与多通道物理设备202相连，多通道物理设备202连接了四个光收发器203。

目前，SPI4 Phase II总线技术，不能实现单个10Gbps通道支持多个不同种类混合低速端口，且没有成熟的解决SPI4 Phase II支持多个物理子设备的解决方案，只能使用SPI4 Phase II总线支持单一物理设备中的多个逻辑子端口，这样由于不能提供同时支持多个种类不同的物理芯片，限制了SPI4 Phase II总线的应用范围。

发明内容

有鉴于此，本发明的目的在于提供一种实现SPI4 Phase II总线支持多路物理设备的装置，使得SPI4 Phase II总线能够支持多路物理设备，扩展SPI4 Phase II总线的应用范围。

为达到上述目的，本发明的技术方案具体是这样实现的：

一种实现SPI4 Phase II总线支持多路物理设备的装置，该装置包含：

低速总线接口模块，包含一个以上低速总线输入接口、一个以上低速总线输出接口，该模块用于连接一路以上的物理设备；低速总线输入接口接收每路物理设备发送的2.5Gbps总线数据，发送给上行数据映射模块；SPI3总线输出接口接收下行数据映射模块发送的数据，经由一路以上的2.5Gbps总线发送到与该2.5Gbps总线相连的物理设备上；

SPI4 Phase II接口模块，包含一个以上逻辑子端口，该模块用于接收上行数据映射模块发送的数据，并根据逻辑子端口号将数据发送到SPI4 Phase II总线上，或接收SPI4 Phase II总线数据，并通过逻辑子端口发送给下行数据映射模块；

上行数据映射模块，其用于接收低速总线输入接口发送的数据，并根据物理设备号和低速总线输入接口号将数据一一映射到SPI4 Phase II接口模块的逻辑子端口上；

下行数据映射模块，其用于接收SPI4 Phase II接口模块发送的数据，并根据逻辑子端口号将数据一一映射到固定对应的低速总线输出接口上；

配置总线接口模块，其用于配置和控制SPI4 Phase II接口模块、上行数据映射模块并读取低速总线接口模块的状态。

其中，低速总线接口模块可以进一步包含数据转换单元，其将从2.5Gbps总线接收的32位宽数据转换为64位宽，并与相应的控制信号组合成位宽为70位的数据，送入上行数据映射模块，同时将每个低速总线输入接口的地址信号合在一起送入配置总线接口模块；或从下行数据映射模块读取的数据中提取出64位的数据净荷、相应的控制信号及地址信号，将相应控制信号与数据信号转换为符合32位宽的标准2.5Gbps总线数据，输出到相应低速总线输出接口。

上行数据映射模块可以进一步包含：第一功能单元，其从低速总线输入接口接收70位宽的数据，从配置总线接口模块接收地址信号，并根据地址信号将70位数据送入相对应的同步先入先出缓存；一个以上同步先入先出缓存，其将第一功能单元发送的数据暂存后，发送给第二功能单元；第二功能单元，其根据同时从每个同步先入先出缓存中读出的第一个数据，和每个同步先入先出缓存的状态信息，选择出能够向外送数据的同步先入先出缓存，当一个以上的同步先入先出缓存能够发送数据时，将地址最低的数据发送给异步先入先出缓存；一个以上异步先入先出缓存，其将第二功能单元发送的数据暂存后，发送给第三功能单元；第三功能单元，其读取异步先入先出缓存，并将读出来的数据按SPI4 Phase II总线格式输出到SPI4Phase II接口模块。

同步先入先出缓存的一个可以输出端向第一功能单元发送流控信息，第一功能单元根据该流控信息停止向同步先入先出缓存发送数据，或继续向同步先入先出缓存发送数据。

异步先入先出缓存的一个输出端可以向第二功能单元发送流控信息，第二功能单元根据该流控信息停止向异步先入先出缓存发送数据，或继续向异步先入先出缓存发送数据。

SPI4 Phase II接口模块的一个输出端可以向第三功能单元发送流控信息，第三功能单元根据该信息停止向SPI4 Phase II接口模块发送数据，或继续向SPI4 Phase II接口模块发送数据。

下行数据映射模块可以进一步包含一个以上异步先入先出缓存，该异步先入先出缓存与低速总线输出接口一一对应，从SPI4 Phase II接口模块接收的数据发送到异步先入先出缓存暂存后，再发送到低速总线输出接口。

SPI4 Phase II接口模块可以为商用的SPI4 Phase II接口逻辑知识产权模块(Intellectual Property Core)，也可以是自行开发的SPI4 Phase II接口模块。

其中的低速总线接口模块可以是SPI3接口模块。

另外，该装置本身可作为可编程逻辑电路或专用集成电路中的可重用设计部件。

由上述的技术方案可见，本发明的这种实现SPI4 Phase II总线支持多路物理设备的装置，将多路2.5Gbps总线连接的物理设备映射到一个SPI4Phase II总线上，解决了单个10Gbps通道不能支持多个不同种类混合低速端口的问题，实现了SPI4 Phase II总线支持多路物理设备，并扩展了SPI4Phase II总线的应用范围。

附图说明

图1为SPI4 Phase II总线应用模型的示意图；

图2为POS-PHY Level 3系统参考模型示意图；

图3为本发明一个实施例的逻辑框图；

图4为图3所示实施例中上行数据映射模块的逻辑框图；

图5为图3所示实施例中下行数据映射模块的逻辑框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明进一步详细说明。

本发明主要关注并解决SPI4 PhaseII支持多个低速物理接口的方案，以下以SPI3总线接口作为本发明中需要用到的2.5Gbps接口中的一个实施例进行说明。在实际应用中并不明确要求一定要使用SPI3总线，对于需要使用本发明却没有SPI3接口需求的应用，只需要更换相应的接口电路模块即可实现本发明。

本实施例的实现SPI4 Phase II总线支持多路物理设备的装置，是利用SPI4 Phase II总线最大支持256个逻辑子端口的特点，将SPI4 Phase II逻辑子端口映射到多个SPI3总线上，从而使SPI4 Phase II总线能够连接上多个速率为2.5Gbps的SPI3总线上连接的所有物理设备。

考虑到SPI4 Phase II总线在实际应用中往往不需要256个逻辑子端口，由于SPI3总线本身也可以最大支持256个逻辑子端口，为了简化设计，本发明的一个实施例设计每路SPI3总线物理设备支持四个逻辑子端口，则本实施例的技术方案实现了SPI4 Phase II总线支持四个独立物理设备，十六个逻辑子端口。

本实施例的结构参见图3，图3为本发明一个实施例的逻辑框图。如图3所示，本实施例包含了SPI3接口模块310，其包含了四个SPI3总线输入接口311和四个SPI3总线输出接口312、上行数据映射模块320、下行数据映射模块350、SPI4 Phase II接口模块330和配置总线接口(CBI)模块340。其中，SPI3接口模块310还包含一个数据转换单元、SPI4 Phase II接口模块330还包含十六个逻辑子端口、下行数据映射模块350还包含四个异步先入先出缓存，图中未示出。

以下按数据流向对该实施例进行说明。上行是指从四路物理设备到SPI4Phase II总线，下行是指从SPI4 Phase II总线到4路物理设备。参见图3，其中，该实施例的上行过程为：

数据从四个物理设备分别输入到SPI3接口模块310的4个SPI3总线输入接口311。在上行过程中，由于SPI3总线采用了工作在32位(bit)宽的接口模式，所以数据转换单元将32位宽的数据转换为64位宽，并将相应的控制信号如SOP、EOP、ERR等信号与数据信息合在一起，组成位宽为70位的数据，送入上行数据映射模块320。同时将每个SPI3接口数据的2位地址信号共8位地址合在一起送入CBI接口模块340。

上行数据映射模块320接收SPI3输入接口311发送的数据，并根据物理设备号和SPI3总线输入接口号将数据一一映射到SPI4 Phase II接口模块330的逻辑子端口上也就是SPI4 Phase II总线的逻辑子端口上。

SPI4 Phase II接口模块330接收上行数据映射模块320发送的数据，并根据逻辑子端口号将数据发送到SPI4 Phase II总线上。

CBI接口模块340，在数据上行过程中，接收SPI3接口模块310发送的8位地址并产生与各SPI3地址对应的SPI4 Phase II逻辑子端口地址信息输出到上行数据映射模块320。同时，根据外部系统的命令对SPI4 Phase II输入接口模块330进行配置和控制。

其中，上行数据映射模块330的逻辑结构参见图4，图4为图3所示实施例中上行数据映射模块的逻辑框图。如图4所示，上行数据映射模块包含三个功能单元401、404和406，还包含十六个同步先入先出缓存(FIFO)403、两个异步FIFO405。

第一功能单元401，从SPI3接口模块310接收位宽为70位的数据，从CBI接口模块340接收地址信号，并根据地址信号将70位数据送入相对应的同步FIFO403；

同步FIFO403，将第一功能单元401发送的数据暂存后，发送给第二功能单元404；同步FIFO403进一步根据同步FIFO403的状态向第一功能单元401发送流控信息，第一功能单元401根据该流控信息停止向同步FIFO403发送数据，或继续向同步FIFO403发送数据。

第二功能单元404，根据同时从各个同步FIFO403中读出的第一个数据，和各个同步FIFO403的状态信息，选择出那些同步FIFO403能够向外送数据，当多个的同步FIFO403能够发送数据时，将地址最低的数据发送给异步FIFO405。

异步FIFO405，将第二功能单元404发送的数据暂存后，发送给第三功能单元406；异步FIFO405进一步根据异步FIFO405的状态向第二功能单元404发送流控信息，第二功能单元404根据该流控信息停止向异步FIFO405发送数据，或继续向异步FIFO405发送数据。

第三功能单元405，读取异步FIFO405，并将读出来的数据根据地址按SPI4Phase II总线格式输出到SPI4 Phase II接口模块中对应的逻辑子端口上。

另外，第三功能单元406可以进一步接收SPI4 Phase II接口模块发送的流控信息，第三功能单元406根据该信息停止向SPI4 Phase II接口模块发送数据，或继续向SPI4 Phase II接口模块发送数据。

参见图3，该实施例的下行过程为：

数据从SPI4 Phase II接口模块330的各个逻辑子端口输入到下行数据映射模块350，下行数据映射模块350的结构参见图5，图5为图3所示实施例中下行数据映射模块的逻辑框图。如图5所示，下行数据映射模块350主要包含下行映射单元502和四个异步FIFO 501，从SPI4 Phase II接口模块330接收的数据由下行映射单元502按每个逻辑子端口固定的地址映射关系分别送到四个异步FIFO501，四个异步FIFO501分别一一对应四个SPI3总线输出接口312，数据从异步FIFO501发送到相应的SPI3总线输出接口312上。SPI3接口模块310中的数据转换单元，在数据下行过程中，从下行数据映射模块350中读取的数据中提取出64位的数据净荷、相应的控制信号如SOP、EOP、ERR及地址信号，根据事先规定的SPI4Phase II接口模块逻辑子端口与SPI3逻辑子端口映射关系，将相应控制信号与数据信号变为符合位宽为32位的SPI3总线数据的标准格式，输出到相应SPI3总线输出接口312。数据从SPI3总线输出接口312发送到相应的物理设备上。配置总线接口模块340，在下行过程中，根据外部系统的配置命令配置SPI4 Phase II接口模块。

上述的SPI4 Phase II接口模块可以为商用的SPI4 Phase II接口逻辑IP Core，也可以是自行开发的SPI4 Phase II接口模块。

由上述的实施例可见，本发明的这种实现SPI4 Phase II总线支持多路物理设备的装置，将多个SPI3总线连接的物理设备映射到一个SPI4 Phase II总线上，解决了单个10Gbps通道不能支持多个不同种类混合低速端口的问题，实现了SPI4 Phase II总线支持多路物理设备，并扩展了SPI4 Phase II总线的应用范围。

Claims (10)

1、一种实现SPI4 Phase II总线支持多路物理设备的装置，其特征在于，该装置包含：

低速总线接口模块，包含一个以上低速总线输入接口、一个以上低速总线输出接口，该模块用于连接一路以上的物理设备；低速总线输入接口接收每路物理设备发送的2.5Gbps总线数据，发送给上行数据映射模块；低速总线输出接口接收下行数据映射模块发送的数据，经由一路以上的2.5Gbps总线发送到与该2.5Gbps总线相连的物理设备上；

SPI4 Phase II接口模块，包含一个以上逻辑子端口，该模块用于接收上行数据映射模块发送的数据，并根据逻辑子端口号将数据发送到SPI 4Phase II总线上，或接收SPI4 Phase II总线数据，并通过逻辑子端口发送给下行数据映射模块；

上行数据映射模块，其用于接收低速总线输入接口发送的数据，并根据物理设备号和低速总线输入接口号将数据一一映射到SPI4 Phase II接口模块的逻辑子端口上；

下行数据映射模块，其用于接收SPI4 Phase II接口模块发送的数据，并根据逻辑子端口号将数据一一映射到固定对应的低速总线输出接口上；

配置总线接口模块，其用于配置和控制SPI4 Phase II接口模块、上行数据映射模块并读取低速总线接口模块的状态。

2、如权利要求1所述的装置，其特征在于：所述的低速总线接口模块进一步包含数据转换单元，其将从2.5Gbps总线接收的32位宽数据转换为64位宽，并与相应的控制信号组合成位宽为70位的数据，送入上行数据映射模块，同时将每个低速总线输入接口的地址信号合在一起送入配置总线接口模块；

或从下行数据映射模块读取的数据中提取出64位的数据净荷、相应的控制信号及地址信号，将相应控制信号与数据信号转换为符合32位宽的2.5Gbps总线数据，输出到相应低速总线输出接口。

3、如权利要求2所述的装置，其特征在于，所述的上行数据映射模块进一步包含：

第一功能单元，其从低速总线输入接口接收70位宽的数据，从配置总线接口模块接收地址信号，并根据地址信号将70位数据送入相对应的同步先入先出缓存；

一个以上同步先入先出缓存，其将第一功能单元发送的数据暂存后，发送给第二功能单元；

第二功能单元，其根据同时从每个同步先入先出缓存中读出的第一个数据，和每个同步先入先出缓存的状态信息，选择出能够向外送数据的同步先入先出缓存，当一个以上的同步先入先出缓存能够发送数据时，将地址最低的数据发送给异步先入先出缓存；

一个以上异步先入先出缓存，其将第二功能单元发送的数据暂存后，发送给第三功能单元；

第三功能单元，其读取异步先入先出缓存，并将读出来的数据按SPI4 PhaseII总线格式输出到SPI4 Phase II接口模块。

4、如权利要求3所述的装置，其特征在于：所述的同步先入先出缓存的一个输出端向第一功能单元发送流控信息，第一功能单元根据该流控信息停止向同步先入先出缓存发送数据，或继续向同步先入先出缓存发送数据。

5、如权利要求3所述的装置，其特征在于：所述的异步先入先出缓存的一个输出端向第二功能单元发送流控信息，第二功能单元根据该流控信息停止向异步先入先出缓存发送数据，或继续向异步先入先出缓存发送数据。

6、如权利要求3所述的装置，其特征在于：SPI4 Phase II接口模块的一个输出端向第三功能单元发送流控信息，第三功能单元根据该信息停止向SPI4Phase II接口模块发送数据，或继续向SPI4 Phase II接口模块发送数据。

7、如权利要求2所述的装置，其特征在于，所述的下行数据映射模块进一步包含一个以上异步先入先出缓存，该异步先入先出缓存与低速总线输出接口一一对应，从SPI4 Phase II接口模块接收的数据发送到异步先入先出缓存暂存后，再发送到低速总线输出接口。

8、如权利要求1所述的装置，其特征在于：所述的低速总线接口模块为SPI3接口模块。

9、如权利要求1所述的装置，其特征在于：所述的SPI4 Phase II接口模块为商用的SPI4 Phase II接口逻辑知识产权模块。

10、如权利要求1所述的装置，其特征在于：该装置为可编程逻辑电路或专用集成电路。

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