CN1264087C - 寄存器再命名方法 - Google Patents

Abstract

提供一种寄存器再命名方法，可以使一周期能处理的指令数比现在的水平进一步增加。在采用具有数量超过结构上所规定的逻辑寄存器数量的物理寄存器、保持未分配的物理寄存器序号的独立表、及在对应于各逻辑寄存器所设置的各入口上写入物理寄存器序号的变换表的可执行无序的超标量结构的处理器中，对于同时进行寄存器再命名的多个指令，(a)使目标操作数所表示的各逻辑寄存器序号，根据指令的顺序分别与各个符号对应；并且(b)使源操作数表示的各逻辑寄存器序号，与指令的目标操作数所对应的符号相对应，该源操作数表示的各逻辑寄存器序号依赖于同时进行寄存器再命名的指令的数据写入，然后，进行流水线处理。

Description

寄存器再命名方法

技术领域

本发明涉及在采用可以执行无序(Out-of-order)的超标量结构的处理器中，每一时钟周期可进行多个指令处理的寄存器再命名方法。

背景技术

在采用可执行无序(Out-of-order)的超标量结构的处理器中，具有数量上超过结构上规定的逻辑寄存器数量的物理寄存器，能灵活使用动态寄存器命名的方法。

即，在每个周期，在多个指令中比较作为操作数表示的逻辑寄存器序号，检查依赖关系，将逻辑寄存器序号分别再命名为适当的物理寄存器序号，使其依赖关系解除。

为了实现寄存器再命名，已经知道有采用再调配缓冲器的方式和采用变换表的方式。采用再调配缓冲器的方式，例如已在可从美国加利福尼亚州Santa Clara的Intel公司购入的商标为Pentium处理器中采用了。采用变换表的方式如Keller，R.M.“Look-AheadProcessors”Computing Surveys，Vol.7，no.4(1975年12月)，pp.177~195中所示，例如已在可从美国加利福尼亚州Mountain View的MIPS公司(MIPS Technologies，Inc.)购入的商标为R10000处理中采用了。

与采用再调配缓冲器的方式相比较，采用变换表的方式额外需要存取变换表的步聚，但检查指令间依赖性的逻辑电路却比较简单。

在超标量处理器中，通过更有效地进行寄存器再命名，在一周期中进行更多的指令的解码/发行，可以提高处理性能。

但是，问题是当使一周期进行寄存器再命名的数量比现在的水平再进一步增加时，将使逻辑电路规模极度增大，所以很困难。

发明的公开

本发明是为解决上述问题而提出的，其目的在于提供一种寄存器再命名方式，可以使一周期能处理的指令数比现在的水平进一步增加。

本发明的寄存器再命名方法，其特征在于：

在采用具有数量超过结构上所规定的逻辑寄存器数量的物理寄存器、保持未分配的物理寄存器序号的独立表、及在对应于各逻辑寄存器所设置的各入口上写入物理寄存器序号的变换表的可执行无序的超标量结构的处理器中，

对于同时进行寄存器再命名的多个指令，

(a)使目标操作数所表示的各逻辑寄存器序号，根据指令的顺序分别与各个符号对应；并且

(b)关于位于第2号及以后的各指令，使源操作数表示的各逻辑寄存器序号，与位于该指令之前的各指令的目标操作数所表示的逻辑寄存器序号进行比较，如果存在一致的序号，使源操作数表示的各逻辑寄存器序号与和该序号相同的目标操作数所对应的符号相对应，如果一致的有多个存在时，与存在的多个相同序号中位于最后的序号所对应的符号相对应，然后，

进行流水线处理，使具有对应的符号的逻辑寄存器序号，分别根据对应的符号，再命名为从该独立表中取出并被分配的物理寄存器序号，而没有对应符号的逻辑寄存器序号，分别再命名为存取该变换表所得到的物理寄存器序号。

本发明的寄存器再命名方法，通过将指令间依赖性检测作为前处理进行的流水线化，可以在一周期进行更多指令的处理。

以相同定时进行变换表内容的更新。即，在指令群中将分别对应于目标操作数表示的逻辑寄存器序号的变换表入口内容，分别改写为根据对应的符号分配的物理寄存器序号。在多个指令中，当相同逻辑寄存器序号作为目标操作数表示时，有关位于其中最后面的指令的写入是有效的。

如上所述，通过由2个阶段进行的即流水线化，可以采用比较简单的电路，一周期进行更多指令的寄存器再命名。

附图的简要说明

第1图是为实现本发明的寄存器再命名方式所需要的硬件方框图。

第2图是在本发明的一实施例中，具体表示关于某指令串进行寄存器再命名时的变换表及后述的各F寄存器内容变化的图。

实施发明的最佳方式

下面参照附图对实现本发明的寄存器再命名方式的最佳实施例进行说明。下面所述的采用本发明的寄存器再命名方式的处理器实施例，在结构上假定存在R0、R1、……R7，8个逻辑寄存器，但是硬件却是具有P00、P01、……P31的32个物理寄存器的RISC机器，其构成为1周期可进行4个指令的寄存器再命名。

图1是为实现本发明的寄存器再命名方式所需要的硬件方框图，1表示变换表(mapping table)，2表示独立表(free list)。

下面对上述各构成单元说明其详细的构成。

(A)变换表(MT)

如图1所示，在本实施例中，变换表(以下称为MT)1由分别对应于R0、R1、……R7的8个逻辑寄存器所设置的10~17的8个入口(entry)构成。MT的各个入口可写入一个物理寄存器序号。

(B)独立表(FL)

独立表(以下称为FL)保持独立的、即未被分配的物理寄存器序号。

当分配独立的物理寄存器时，从FL取出独立的物理寄存器序号。反之，当解除某物理寄存器分配时，将该物理寄存器序号登录在FL中。

如图1所示，在本实施例中，FL2包括F寄存器21、22、23、24和寄存器文件28。

各F寄存器可写入1个物理寄存器序号，从FL取出独立的物理寄存器序号是从F寄存器得到的。即，需要有与一个周期进行寄存器再命名的指令数量相当的F寄存器，在本实施例的处理器中具有F1、F2、F3、F4，4个F寄存器。

FL中的寄存器文件28在各入口写入一个物理寄存器序号，构成循环型的F1F0队列。即，解除分配的物理寄存器的序号加在队列的未尾，在取出物理寄存器序号的F寄存器中从队列的前面补充物理寄存器序号。

下面说明本实施例中的寄存器再命名过程。

在本实施例中，以①前处理、②寄存器再命名的执行及MT内容的更新2个步骤进行寄存器再命名。以下对各步骤说明操作内容。

①前处理

对同时进行寄存器再命名的多个指令进行以下的前处理。

(1a)对于作为目标操作数表示的各逻辑寄存器序号加@1、@2、……指令顺序的符号。在本实施例中，符号@1、@2、@3、@4分别对应于FL中的F寄存器F1、F2、F3、F4。

(1b)对于作为源操作数表示的各逻辑寄存器序号，当与同时进行寄存器再命名的指令有RAW(read-after write)依赖关系时，加上处于该依赖关系的指令的目标操作数上带有的符号。即，在位于第2个以后的各指令中，将作为源操作数表示的各逻辑寄存器序号，与位于其指令以前的作为指令的目标操作数表示的逻辑寄存器序号相比较，当一致时加相同符号。当一致的有多个存在时，选择位于其中最后指令的那个。

②寄存器再命名的执行及MT内容的更新

在上述的前处理之后，在指令群中将作为操作数表示的逻辑寄存器序号分别再命名为适当的物理寄存器序号，更新MT的内容。具体来说进行以下的处理。

(2a)加有符号的逻辑寄存器序号，再命名为对应于各加有的符号从FL取出分配的物理寄存器序号。未加有符号的逻辑寄存器序号分别再命名为存取MT所得到的物理寄存器序号。

(2b)在指令群中将分别对应于作为目标操作数表示的逻辑寄存器序号的MT入口的内容，改写为分别对应于加有符号所分配的物理寄存器序号。在多个指令中，当相同的逻辑寄存器序号作为目标操作数表示时，关于其中位于最后的指令的写入是有效的。

以上是本实施例中的寄存器再命名的过程，下面对具体的操作例进行说明。假设在本实施例的处理器中进行以下4个指令的寄存器再命名。

指令1 mul R0，R1，R2；R0＝R1*R2

指令2 mul R1，R3，R4；R1＝R3*R4

指令3 add R0，R0，R1；R0＝R0+R1

指令4 div R0，R0，R5；R0＝R0/R5

以上的指令串通过位于其以前的指令，在R1、R2、R3、R4、R5的各寄存器中分别输入数据D1、D2、D3、D4、D5，计算{(D1*D2)+(D3*D4)}/D5，放入寄存器R0中。

在本实施例的处理器中，关于上述指令串进行寄存器再命名的过程，详细说明如下。

首先，为寄存器再命名的前处理，如下进行。

指令1  mul R0(@1)，R1(none)，R2(none)

指令2  mul R1(@2)，R3(none)，R4(none)

指令3  add R0(@3)，R0(@1)，R1(@2)

指令4  div R0(@4)，R0(@3)，R5(none)

即，在各指令中，对于指令码的下一个所示的目标寄存器操作数，分别顺序加上符号@1、@2、@3、@4。

在位于第2个以后的各指令中，使各源寄存器操作数与位于其指令前的指令目标寄存器操作数相比较，当一致时加上相同符号，当一致的存在多个时，选择其中位于最后的指令的那个。

在指令1中，无论哪一个源操作数中都不加符号。实际上，在“未加符号”的源操作数上加有省缺的符号(例如@0)。

在指令2中，使各源操作数与指令1的目标操作数R0相比较，这时由于没有一致的，所以不加符号。

在指令3中，使各源操作数与指令1及2的目标操作数相比较，这时，由于第1源操作数与指令1的目标操作数一致、第2源操作数与指令2的目标操作数一致，所以分别加符号@1、@2。

在指令4中，使源操作数与指令1、2及3的目标操作数相比较，这时，由于第1源操作数与指令1及3的目标操作数一致，所以加上后面的指令3上的符号@3。

用于进行上述的寄存器再命名的前处理，通过采用适当的电路可在1周期内实现。

在下一周期中，执行寄存器再命名及进行MT的内容更新，此时的MT及FL中的各F寄存器的内容如图2(A)中所示。

加有符号的寄存器操作数分别再命名为对应于所加符号从FL取出分配的物理寄存器序号。而未加符号的寄存器操作数分别再命名为以逻辑寄存器序号存取MT所得到的物理寄存器序号，给出的指令改读为以下内容。

指令1  mul P19，P03，P22

指令2  mul P08，P29，P05

指令3  add P27，P19，P08

指令4  div P21，P27，P07

另外，将分别对应于指令1~4的目标操作数的MT入口内容，分别改写为对应于加有符号分配的物理寄存器序号。此处如图2(B)所示，对应于R0及R1的MT入口的内容分别改写为P21、P08。关于R0，存在P19、P27、P21三重分配，但在MT中写入最后的P21。另外，如图2(B)所示，在取出物理寄存器序号的各F寄存器中，补充独立的物理寄存器的序号P31、P01、P17、P14。

以上是关于在本实施例的处理器中给予的指令串的寄存器再命名的过程。

另外，在前处理阶段，也可以确定有关变换表内容更新的逻辑寄存器序号和符号的对应关系。即，在前处理阶段，在同时进行寄存器再命名的多个指令中，当相同逻辑寄存器序号作为目标操作数表示时，除了位于其中最后的指令之外，有关变换表内容的更新确定为无效。

例如在上述的操作例中，在前处理阶段，确定

指令1    1R0→@1：无效

指令2    R1→@2：有效

指令3    R0→@3：无效

指令4    R0→@4：有效

在下一周期中，只有在有效时，才可以进行对应于加有符号而分配的物理寄存器序号的写入。

如上所述，关于变换表内容的更新也可以通过进行前处理，进一步使电路简化。

产业上利用可能性

如上所述，根据本发明的寄存器再命名方式，通过将指令间依赖性的检测作为前处理进行的流水线化，可以采用比较简单的电路，在一周期进行更多指令的处理。

Claims (1)

1.一种寄存器再命名方法，其特征在于：

在采用具有数量超过结构上所规定的逻辑寄存器数量的物理寄存器、保持未分配的物理寄存器序号的独立表、及在对应于各逻辑寄存器所设置的各入口上写入物理寄存器序号的变换表的可执行无序的超标量结构的处理器中，

对于同时进行寄存器再命名的多个指令，

(a)使目标操作数所表示的各逻辑寄存器序号，根据指令的顺序分别与各个符号对应；并且

(b)关于位于第2号及以后的各指令，使源操作数表示的各逻辑寄存器序号，与位于该指令之前的各指令的目标操作数所表示的逻辑寄存器序号进行比较，如果存在一致的序号，使源操作数表示的各逻辑寄存器序号与和该序号相同的目标操作数所对应的符号相对应，如果一致的有多个存在时，与存在的多个相同序号中位于最后的序号所对应的符号相对应，然后，

进行流水线处理，使具有对应的符号的逻辑寄存器序号，分别根据对应的符号，再命名为从该独立表中取出并被分配的物理寄存器序号，而没有对应符号的逻辑寄存器序号，分别再命名为存取该变换表所得到的物理寄存器序号。

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