CN119937726B - 一种用于lpddr5的快速ca train的方法 - Google Patents

Abstract

本发明的目的是提供一种用于lpddr5的快速ca train的方法，该方法包括：向处于Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果；根据收到的结果判断CA信号中每个bit与时钟信号的关系；根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟。本发明通过连续发送三组，通过返回值来判断CA信号与时钟信号的位置关系，从而得出寻找CA信号每个bit的左右边界时需要左移还是右移，减少花费时间。通过左移或右移控制信号，将不同位置关系归为同一种，简化流程。

Description

一种用于lpddr5的快速ca train的方法

技术领域

本发明涉及集成电路技术领域，具体涉及一种用于lpddr5的快速ca train的方法。

背景技术

当控制信号（ca）,片选信号(cs) ,时钟信号（ck）在物理层(phy)与存储颗粒之间传递的时候，由于延时误差的存在，而且它们之间的延时各不相同，会导致时钟信号（ck）不能采样到正确的控制信号（ca），从而影响正常工作。延时带来的影响在高速工作时更加明显。理想情况下，颗粒收到的控制信号（ca）,片选信号(cs) ,时钟信号（ck）的位置关系如图2所示，时钟信号（ck）的上升沿及下降沿均对齐控制信号（ca）沿的正中间，这样可以确保时钟信号（ck）采样到正确且稳定的控制信号（ca）。但是在实际应用中，信号在线路中的传递会带来不可避免的延时。当有延时存在时，传到颗粒时，时钟信号（ck）与控制信号（ca）的位置关系可能如图3所示，时钟信号（ck）的边沿对应在了控制信号（ca）的边缘，会导致时钟信号（ck）采样到不稳定的数据，而且由于控制信号（ca）有7个bit，这些bit有各自的线路，它们之间的延时也各不相同，时钟信号（ck）的边沿会采样到错误的数据。在高速情况下，控制信号（ca）的沿宽以及时钟信号（ck）的周期更短，这些各异的延时带来的影响也更大。这些线路及其它外部因素带来的延时是不可避免无法预测的，为了消除这些延时带来的影响，这里会在信号到达颗粒之前加入额外的可控延时ca_delay[i](i取值范围为0到6),ck_delay。找到ca_delay[i],ck_delay最佳值的过程，被称为ca training。如果不进行catraining，就无法确保颗粒收到正确的命令。

当前技术寻找控制信号（ca）的左右边界，依赖于遍历ca_delay[i]与ck_delay的取值组合，对控制信号（ca）、时钟信号（ck）之间的位置关系处于一种无认知的状态，难以判断控制信号（ca）相对于时钟信号（ck）是需要左移还是右移，花费时间比较久。而且控制信号（ca）有7个bit，不同bit控制信号（ca）的位置也不尽相同， 控制信号（ca）每个bit可能分别需要左移或者右移。ca_delay与ck_delay之间的可调节的范围是有限制的，一旦出现找不到边界的情况，会难以处理。此外，ck_delay与片选信号(cs)也密切相关，不能随意调节，这也增加了train的难度。

发明内容

本发明的目的是提供一种用于lpddr5的快速ca train的方法，该方法通过向颗粒发送三组命令，时钟信号的上升沿或者下降沿会对CA进行采样，并将结果通过DQ反馈出来，通过返回值来判断控制信号与时钟信号的位置关系，从而得出寻找控制信号每个bit的左右边界时需要左移还是右移，减少花费时间。确定位置关系后，可以通过左移或右移控制信号，将不同位置关系归为同一种（将图6，图7的位置情况归为图5），从而简化流程。当控制信号与时钟信号的位置关系较差，不能满足既找到左边界，又找到右边界的条件，也可以根据位置关系，判定哪个边界能够找到，放弃另外一个，减少不必要的工作。

一种用于lpddr5的快速ca train的方法，包括：

向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果；

根据收到的结果判断CA信号中每个bit与时钟信号的关系；

根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟。

优选地，所述向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果包括：

当第一数据：0，7f，0，7f，发送出去并且数据接收端收到对应结果之后，发送第二数据：0，0，7f，0；

当第二数据发送出去并且数据接收端收到对应结果之后，发送第三数据：7f，0，7f，7f。

优选地，所述根据收到的结果判断CA信号中每个bit与时钟信号的关系包括：

如果接收到的结果为0、1、1，表示时钟信号的上升沿在控制信号的中间；

如果接收到的结果为1、0、0，表示时钟信号的上升沿在控制信号左边界的左边；

如果接收到的结果为1、0、1，表示时钟信号的上升沿在控制信号右边界的右边。

优选地，所述根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟包括：

预调控制信号的延迟使时钟信号的上升沿在控制信号的中间；

粗调控制信号的延迟快速找到控制信号边界的大概位置

精调控制信号的延迟寻找控制信号的精确位置边界

优选地，所述预调控制信号的延迟使时钟信号的上升沿在控制信号的正中间包括：

当检测到时钟信号的上升沿在控制信号的右边界的右边时，将控制信号右移半个时钟周期；

当检测到时钟信号的上升沿在控制信号的左边界的左边时，将控制信号左移半个时钟周期。

优选地，所述控制信号的延迟寻找控制信号的左边界包括：

增加控制信号延迟的值，使得控制信号右移，寻找左边界；

每更改一次控制信号延迟的值，就发送一次数据，直到数据接收端的值由1变为0；

当某bit的数据接收端的值由1变为0，表示这个bit的控制信号左边界已经找到；

停止对应控制信号延迟的值继续增加，没有发生跳变的bit则继续增加控制信号延迟的值，直到所有的bit的控制信号都找到左边界。

优选地，所述控制信号的延迟寻找控制信号的右边界包括：

增加控制信号延迟的值，使得控制信号左移，寻找右边界；

每更改一次控制信号延迟的值，就发送一次，直到数据接收端的值由1变为0；

当某bit的数据接收端的值由1变为0，表示这个bit的控制信号右边界已经找到；

减小控制信号延迟的值，直到所有bit均发生跳变。

优选地，还包括：

先使用较大的步长a对控制信号延迟进行粗调，再使用较小的步长b对控制信号延迟进行细调；

如果增加了n*a之后发生了跳变，则先把控制信号延迟回退到（dly_init+（n-1）*a）；

使用比a小的步长b进行调节，如果增加了m*b之后发生跳变，则最终找到左边界的控制信号延迟为（初始延迟+（n-1）*a+m*b）。

一种用于lpddr5的快速ca train的系统，包括：

数据发送模块，用于向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果；

数据接收模块，用于根据收到的结果判断CA信号中每个bit与时钟信号的关系；

数据处理模块，用于根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟。

一种电子设备，包括：芯片、处理器和存储器，所述存储器用于存储计算机程序代码，所述计算机程序代码包括计算机指令，在所述芯片执行所述计算机指令的情况下，所述电子设备执行一种用于lpddr5的快速ca train的方法。

本发明的有益效果在于：1.本发明通过返回值来判断控制信号与时钟信号的位置关系，从而得出寻找ca每个bit的左右边界时需要左移还是右移，减少花费时间，明确调节方向，节约仿真时间，提高工作效率；2.本发明将粗调细调结合，既可以减少调节次数，节约时间，又可以保证调节精度，提高准确性；3.本发明对控制信号分bit进行调节，确保控制信号具有最大的沿宽，提高稳定性；4.本发明具有较强的灵活性，控制信号各bit之间的各种位置关系，控制信号与时钟信号的各种位置关系，都可以灵活处理。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的一种用于lpddr5的快速ca train的方法流程图；

图2为本发明的理想情况时钟信号采样控制信号示意图；

图3为本发明的现实情况时钟信号采样控制信号示意图；

图4为本发明的向颗粒发送三组数据示意图；

图5为本发明的时钟信号的上升沿在控制信号的中间示意图；

图6为本发明的时钟信号的上升沿靠近控制信号的右边界示意图；

图7为本发明的时钟信号的上升沿靠近控制信号的左边界示意图；

图8为本发明的时钟信号、片选信号和控制信号位置关系示意图；

图9为本发明的一种电子设备的硬件结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅用于解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一种该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

当前技术寻找控制信号（ca）的左右边界，依赖于遍历ca_delay[i]与ck_delay的取值组合，对控制信号（ca）、时钟信号（ck）之间的位置关系处于一种无认知的状态，难以判断控制信号（ca）相对于时钟信号（ck）是需要左移还是右移，花费时间比较久。而且控制信号（ca）有7个bit，不同bit控制信号（ca）的位置也不尽相同， 控制信号（ca）每个bit可能分别需要左移或者右移。ca_delay与ck_delay之间的可调节的范围是有限制的，一旦出现找不到边界的情况，会难以处理。此外，ck_delay与片选信号(cs)也密切相关，不能随意调节，这也增加了train的难度。

本发明通过通过返回值来判断控制信号与时钟信号的位置关系，从而得出寻找ca每个bit的左右边界时需要左移还是右移，减少花费时间，明确调节方向，节约仿真时间，提高工作效率；本发明将粗调细调结合，既可以减少调节次数，节约时间，又可以保证调节精度，提高准确性；本发明对控制信号分bit进行调节，确保控制信号具有最大的沿宽，提高稳定性；本发明具有较强的灵活性，控制信号各bit之间的各种位置关系，控制信号与时钟信号的各种位置关系，都可以灵活处理。

实施例1

一种用于lpddr5的快速ca train的方法，参考图1，包括：

S100，向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果；

物理层（Phy）‌是计算机网络OSI模型中的最低层，主要负责为数据传输提供物理连接和传输介质。物理层规定了创建、维持和拆除物理链路所需的机械、电子、功能和规范特性，确保原始数据可以在各种物理媒体上传输。物理层为设备之间的数据通信提供可靠的传输环境，屏蔽了不同物理设备和传输介质的差异，使得上层的数据链路层只需关注本层的协议和服务，而不必考虑具体的传输介质‌。

存储颗粒通常指的是内存颗粒，主要用于动态随机存取存储器（DRAM）。内存颗粒由数百万个电容器和晶体管组成，用于存储数据。这些颗粒经过封装后成为内存颗粒，是计算机内存的重要组成部分‌。

在本发明实施例中， 由物理层向存储颗粒发送三组不同的，然后通过数据接收端接收反馈结果，用于判断控制信号与时钟信号的位置关系。

S200，根据收到的结果判断CA信号中每个bit与时钟信号的关系；

收到的结果一般有三种情况，分别对应了三种控制信号与时钟信号的位置关系，本发明根据收到的结果即可快速准确地判断出控制信号与时钟信号的位置关系。

S300，根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟。

有了控制信号与时钟信号的位置关系就可以进行下一步，对控制信号延迟的调整，使控制信号沿的中间对准时钟信号的上升沿或者下降沿。

优选地，S100，向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果包括：

当第一数据：0，7f，0，7f，发送出去并且数据接收端收到对应结果之后，发送第二数据：0，0，7f，0；

当第二数据发送出去并且数据接收端收到对应结果之后，发送第三数据：7f，0，7f，7f。

在本发明实施例中，具体为向颗粒CA发送第一组数据，发送出去并且数据接收端收到对应结果；

发送第二线路图案；

当第二线路图案发送出去并且数据接收端收到对应结果之后，发送第三线路图案。

一共向存储颗粒发送3个数据，每个数据的控制信号都是连续的四个或7f或0。第一个数据为0，7f,0,7f; 第二个数据为0，0，7f,0；第三个数据为7f，0，7f,7f。当前一个数据发送出去，且数据接收端收到对应的结果之后，再发送下一个数据。三个数据完成之后，结合三次数据接收端的数据，就可以判断控制信号每个bit与时钟信号的位置关系。

优选地，参考图5，图6和图7，S200，根据收到的结果判断CA信号中每个bit与时钟信号的关系包括：

如果接收到的结果为0、1、1，表示时钟信号的上升沿在控制信号的中间；

如果接收到的结果为0、1、1，表示时钟信号的上升沿在控制信号左右边界的中间，数据接收端的每个bit与控制信号一一对应。如果dq[i]三次的结果依次为0、1、1，找控制信号的两个边界只需要左移右移控制信号即可。

如果接收到的结果为1、0、0，表示时钟信号的上升沿在控制信号左边界的左边；

如果接收到的结果为1、0、0，表示时钟信号的上升沿对应控制信号的左边界的左边，如果dq[i]三次结果依次为1、0、0，那么找控制信号的两个边界都需要将控制信号左移。

如果接收到的结果为1、0、1，表示时钟信号的上升沿靠近控制信号的右边界的右边。

如果接收到的结果为1、0、1，表示时钟信号的上升沿对应在控制信号的右边界的右边，如果dq[i]三次结果依次为1、0、1，那么找控制信号的两个边界都需要将控制信号右移。

在本发明实施例中，可以通过数据接收端收到的结果判断控制信号的边界大致与时钟信号的上升沿处于什么样的位置关系，然后根据判断出的位置关系再进行控制信号延迟的改变，以达到控制信号中间对准时钟信号上升沿的目的，克服了现有技术中依赖于遍历ca_delay与ck_delay之间的差值，对控制信号与时钟信号之间的位置关系处于一种无认知的状态，难以判断控制信号相对于时钟信号是需要左移还是右移，花费的时间比较久的技术问题，本发明能够精确判断出控制信号与时钟信号的位置关系，然后针对控制信号与时钟信号的位置关系作出对应的改进，能够节约调整时间，无需遍历整个信号，大大提高了工作效率。

优选地，S300，根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟包括：

S310，预调控制信号的延迟使时钟信号的上升沿在控制信号的中间；

为了减少代码量，后两种情况会先将控制信号左移或右移两个ui(半个时钟信号周期)，变化为控制信号沿中间靠近时钟信号上升沿或下降沿附近的情况。

S320，粗调控制信号的延迟快速找到控制信号边界的大概位置；

S330，粗调加精调控制信号的延迟寻找控制信号的边界。

当把控制信号的延迟调整到将要靠近时钟信号的上升沿或者下降沿时，就要开始进行精调，使得控制信号的中间正好对准时钟信号的上升沿或者下降沿。

粗调控制信号的延迟可以更快地找到CA边界的大概位置；

精调控制信号的延迟可以在粗调的基础上确保精度。

粗调和精调结合起来，既可以提升速度，又可以确保精度。

优选地，S310，预调控制信号的延迟使时钟信号的上升沿在控制信号的正中间包括：

S311，当检测到时钟信号的上升沿在控制信号的右边界的右边时，将控制信号右移半个时钟周期；

时钟周期‌也称为‌振荡周期‌，定义为时钟频率的倒数。它是计算机中最基本的、最小的时间单位。在一个时钟周期内，CPU仅完成一个最基本的动作。时钟周期表示了SDRAM所能运行的最高频率，更小的时钟周期就意味着更高的工作频率。‌

S312，当检测到时钟信号的上升沿靠近控制信号的左边界的左边时，将控制信号左移半个时钟周期。

优选地，参考图8，S320，控制信号的延迟寻找控制信号的左边界包括：

S321，增加控制信号延迟的值，使得控制信号右移，寻找左边界；

增加控制信号延迟将控制信号往右移动，使控制信号的左边界更加靠近时钟信号的上升沿，当控制信号的左边界快要靠近时钟信号的上升沿，再减小延迟值的增加，直到返回值跳变，说明已经找到控制信号的左边界。

S322，每更改一次控制信号延迟的值，就发送一次数据，直到数据接收端的值由1变为0；

控制信号延迟每次变化的值可以先设置的比较大，进行粗调，然后看看数据接收端有没有跳变，如果跳变了，回退到上一次粗调的结果，再缩小控制信号的延迟每次变化的值，进行细调，再看看数据接收端有没有跳变，以此类推，直到数据接收端发生跳变，就说明当前控制信号的延迟值表示了控制信号左边界与时钟信号上升沿的距离，本发明通过先寻找一个较大的范围，然后再慢慢缩小范围，直到找到准确的延迟值，就可以确定控制信号的左边界距离时钟信号有多远。

S323，当某bit的数据接收端的值由1变为0，表示这个bit的控制信号左边界已经找到；

控制信号的位数取决于其需要表示的状态数量。‌在通信系统中，控制信号通常通过不同的符号（码元）来表示，每个符号可以表示的状态数量决定了所需的比特位数。在本发明实施例中，控制信号一共有七个bit，来自不同的线路，由于每个线路的路线不一样，所以每个线路的延迟也不同，就容易导致时钟信号采样不精确，所以要把每个bit的控制信号的边界找到再进行对准。

S324，停止对应控制信号延迟的值继续增加，没有发生跳变的bit则继续增加控制信号延迟的值，直到所有的bit的控制信号都找到左边界。

在判断完ca每个bit与ck的位置关系，且归为第一种情况之后，开始调节ca_delay[i]的值，并发送新的pattern。先增加ca_delay[i]的值，使得ca右移，去找左边界，每更改一次ca_delay[i]的值，就发送一次pattern，直到dq[i]的值由1变为0，当某bit的dq值由1变为0，说明这个bit的ca左边界已经找到，则停止对应ca_delay[i]继续增加，其它没有发生跳变的bit则继续进行，直到所有的bit的ca都找到左边界。

优选地，S320，控制信号的延迟寻找控制信号的右边界包括：

S325，增加控制信号延迟的值，使得控制信号左移，寻找右边界；

在找控制信号的右边界之前，先将控制信号整体左移(3/4)*半个时钟周期，然后再根据寻找左边界的方法寻找右边界。

S326，每更改一次控制信号延迟的值，就发送一次，直到数据接收端的值由1变为0；

数据接收端DQ用于数据的传输，是双向的，既可以作为数据的输入也可以作为数据的输出。DQ引脚用于数据的读写操作。在读取操作中，内存芯片会将存储的数据通过DQ引脚传输到主板或其他处理单元。在写入操作中，处理单元通过DQ引脚将数据写入内存芯片。为了确保数据的准确传输，通常会有一个或多个DQS（Data Strobe）引脚用于同步DQ引脚上的数据。DQS引脚在数据传输时提供时钟信号，确保数据在正确的时机被读取或写入。

S327，当某bit的数据接收端的值由1变为0，表示这个bit的控制信号右边界已经找到；

S328，减小控制信号延迟的值，直到所有bit均发生跳变。

然后开始找右边界。先将ca整体左移(3/4)*半个ck周期，再仿照找左边界的方法，开始减小ca_delay[i]的值，直到所有bit均发生跳变。

记录找到左右边界时各bit的ca_delay[i]值，对应bit取均值就可以得到最终结果。

优选地，还包括：

先使用较大的步长a对控制信号延迟进行粗调，再使用较小的步长b对控制信号延迟进行细调；

在本发明实施例中，可以通过校准延时电路对控制信号的延迟进行调节通过使用校准延时电路来延长信号的传输时间。校准延时电路是一种具有特定延迟时间的电路，可以将信号输入延迟一段时间后再输出。通过调整延迟电路的延迟时间，可以控制信号的延迟。延迟电路通常采用时钟等信号来控制延迟时间‌。

如果增加了n*a之后发生了跳变，则先把控制信号延迟回退到（dly_init+（n-1）*a）；

使用比a小的步长b进行调节，如果增加了m*b之后发生跳变，则最终找到左边界的控制信号延迟为（初始延迟+（n-1）*a+m*b）。

用这种方法，可以找边界的时候先进行粗调，再进行细调，进一步节约仿真时间。以寻找左边界为例，假设初始ca_delay为dly_init，先使用较大的步长a对ca_delay进行调节， 如果增加了n*a之后发生了跳变，则先把ca_delay回退到（dly_init+（n-1）*a），再使用较小的步长b进行调节，如果增加了m*b之后发生跳变，则最终找到左边界的ca_delay为：（dly_init+（n-1）*a+m*b）。

实施例2

一种用于lpddr5的快速ca train的系统，包括：

数据发送模块，用于向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果；

数据接收模块，用于根据收到的结果判断CA信号中每个bit与时钟信号的关系；

数据处理模块，用于根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟。

实施例3

一种电子设备，包括：芯片、处理器和存储器，存储器用于存储计算机程序代码，计算机程序代码包括计算机指令，在芯片执行计算机指令的情况下，电子设备执行一种用于lpddr5的快速ca train的方法。

参考图9，该电子设备2包括处理器21，存储器22，输入装置23，输出装置24。该处理器21、存储器22、输入装置23和输出装置24通过连接器相耦合，该连接器包括各类接口、传输线或总线等等，本发明实施例对此不作限定。应当理解，本发明的各个实施例中，耦合是指通过特定方式的相互联系，包括直接相连或者通过其他设备间接相连，例如可以通过各类接口、传输线、总线等相连。

处理器21可以是一个或多个图形处理器（graphics processing unit， GPU），在处理器21是一个GPU的情况下，该GPU可以是单核GPU，也可以是多核GPU。可选的，处理器21可以是多个GPU构成的处理器组，多个处理器之间通过一个或多个总线彼此耦合。可选的，该处理器还可以为其他类型的处理器等等，本发明实施例不作限定。

存储器22可用于存储计算机程序指令，以及用于执行本发明方案的程序代码在内的各类计算机程序代码。可选地，存储器包括但不限于是随机存储记忆体（random accessmemory，RAM）、只读存储器（read-only memory，ROM）、可擦除可编程只读存储器（erasableprogrammable read only memory，EPROM）、或便携式只读存储器（compact disc read-only memory，CD-ROM），该存储器用于相关指令及数据。

输入装置23用于输入数据和/或信号，以及输出装置24用于输出数据和/或信号。输出装置24和输入装置23可以是独立的器件，也可以是一个整体的器件。

本发明通过返回值来判断控制信号与时钟信号的位置关系，从而得出寻找ca每个bit的左右边界时需要左移还是右移，减少花费时间，明确调节方向，节约仿真时间，提高工作效率；本发明将粗调细调结合，既可以减少调节次数，节约时间，又可以保证调节精度，提高准确性；本发明对控制信号分bit进行调节，确保控制信号具有最大的沿宽，提高稳定性；本发明具有较强的灵活性，控制信号各bit之间的各种位置关系，控制信号与时钟信号的各种位置关系，都可以灵活处理。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (4)

1.一种用于lpddr5的快速ca train的方法，其特征在于，包括：

向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果；

根据收到的结果判断CA信号中每个bit与时钟信号的关系；

根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟；

所述向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果包括：

当第一数据：0，7f，0，7f，发送出去并且数据接收端收到对应结果之后，发送第二数据：0，0，7f，0；

当第二数据发送出去并且数据接收端收到对应结果之后，发送第三数据：7f，0，7f，7f；

所述根据收到的结果判断CA信号中每个bit与时钟信号的关系包括：

如果接收到的结果为0、1、1，表示时钟信号的上升沿在控制信号的中间；

如果接收到的结果为1、0、0，表示时钟信号的上升沿在控制信号左边界的左边；

如果接收到的结果为1、0、1，表示时钟信号的上升沿在控制信号右边界的右边；

所述根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟包括：

预调控制信号的延迟使时钟信号的上升沿在控制信号的中间；

粗调控制信号的延迟快速找到控制信号边界的大概位置

精调控制信号的延迟寻找控制信号的精确位置边界；

所述控制信号的延迟寻找控制信号的左边界包括：

增加控制信号延迟的值，使得控制信号右移，寻找左边界；

每更改一次控制信号延迟的值，就发送一次数据，直到数据接收端的值由1变为0；

当某bit的数据接收端的值由1变为0，表示这个bit的控制信号左边界已经找到；

停止对应控制信号延迟的值继续增加，没有发生跳变的bit则继续增加控制信号延迟的值，直到所有的bit的控制信号都找到左边界；

所述精调控制信号的延迟寻找控制信号的右边界包括：

增加控制信号延迟的值，使得控制信号左移，寻找右边界；

每更改一次控制信号延迟的值，就发送一次，直到数据接收端的值由1变为0；

当某bit的数据接收端的值由1变为0，表示这个bit的控制信号右边界已经找到；

减小控制信号延迟的值，直到所有bit均发生跳变；

先使用较大的步长a对控制信号延迟进行粗调，再使用较小的步长b对控制信号延迟进行细调；

如果增加了n*a之后发生了跳变，则先把控制信号延迟回退到：dly_init+（n-1）*a；

使用比a小的步长b进行调节，如果增加了m*b之后发生跳变，则最终找到左边界的控制信号延迟为：初始延迟+（n-1）*a+m*b。

2.根据权利要求1所述的一种用于lpddr5的快速ca train的方法，其特征在于，所述粗调控制信号的延迟使时钟信号的上升沿在控制信号的正中间包括：

当检测到时钟信号的上升沿在控制信号的右边界的右边时，将控制信号右移半个时钟周期；

当检测到时钟信号的上升沿靠近控制信号的左边界的左边时，将控制信号左移半个时钟周期。

3.一种用于lpddr5的快速ca train的系统，应用于权利要求1-2任一项所述的一种用于lpddr5的快速ca train的方法，其特征在于，包括：

数据发送模块，用于向Command Bus Training Mode颗粒的CA发送三组数据，并分别接收DQ信号线的返回结果；

数据接收模块，用于根据收到的结果判断CA信号中每个bit与时钟信号的关系；

数据处理模块，用于根据CA信号中每个bit与时钟信号的关系调整CA信号的延迟。

4.一种电子设备，其特征在于，包括：芯片、处理器和存储器，所述存储器用于存储计算机程序代码，所述计算机程序代码包括计算机指令，在所述芯片执行所述计算机指令的情况下，所述电子设备执行如权利要求1至2中任一项所述的一种用于lpddr5的快速ca train的方法。