CN118432753A - 确定在物理层处的延迟 - Google Patents

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CN118432753A CN202310121644.5A CN202310121644A CN118432753A CN 118432753 A CN118432753 A CN 118432753A CN 202310121644 A CN202310121644 A CN 202310121644A CN 118432753 A CN118432753 A CN 118432753A
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Abstract

一个或多个示例总体上涉及一种方法，该方法包括：记录值，该值表示朝电缆或MAC移动的帧在PHY‑MAC接口的预定参考平面与PHY‑电缆接口的预定参考平面之间行进的时间段；以及断言对所记录的值可供从PHY读取的指示。

Description

确定在物理层处的延迟
技术领域
一个或多个示例总体上涉及确定在物理层处的延迟，该物理层包括具有可变或未知延迟的物理层。一个或多个示例总体上涉及确定在10SPE物理层处的延迟。一个或多个示例总体上涉及向更高层设备(诸如媒体访问控制器)报告所确定的物理层的延迟，并且任选地涉及利用此类所报告的延迟来同步媒体访问控制器的时钟。
背景技术
广泛地使用互连来促进网络的设备、子系统与系统之间的通信。一般来讲，电信号通过耦合到物理介质(例如，总线、同轴电缆或双绞线(非限制地，通常简称为″线路″或″总线″))的设备在该物理介质上传输。
根据开放系统互连模型(OSI模型)，基于以太网的计算机联网技术使用基带传输(即，电信号是离散的电脉冲)来传输数据分组并最终传输在网络设备之间传达的帧。根据OSI模型，称为物理层(PHY)设备的专用电路系统或控制器用于在线路的模拟域与数据链路层(本文中也仅称为″链路层″)的根据分组信令操作的数字域之间进行交互。虽然数据链路层可以包括一个或多个子层，但是在基于以太网的计算机联网中，数据链路层通常至少包括提供对物理层的控制抽象的介质访问控制(MAC)层。举非限制性示例，当在网络上向另一个设备传输数据时，MAC控制器可以为物理介质准备帧，添加纠错元素，并实施冲突避免。此外，当从另一个设备接收数据时，MAC控制器可以确保接收数据的完整性并为更高层准备帧。
存在各种网络拓扑，所述网络拓扑实现物理层和链路层(并且可以包括不限于其他层)。自1990年代初期以来，外围部件互连(PCI)标准和并行高级技术附件(并行ATA)标准均可以实施多站总线拓扑。自2000年代初期以来的趋势是使用点对点总线拓扑，例如，PCIExpress标准(PCIe)和串行ATA(SATA)标准，来实施点对点拓扑。
典型的点到点总线拓扑可以实施每个设备之间的线路(例如，非限制地，专用点到点)或设备与交换机之间的线路(例如，非限制地，交换的点对点)。相比之下，在多站总线拓扑中，物理传输介质是共享总线，并且每个网络设备例如经由基于物理介质的类型(例如，不限于同轴电缆或双绞线)而选择的电路而耦合到共享总线。
点对点总线拓扑结构(诸如，专用点对点拓扑结构或交换点对点拓扑结构)需要比多点拓扑结构更多的电线和更昂贵的材料，部分原因在于设备之间的链路数量更多。在某些应用(诸如汽车)中，可能存在使得难以直接连接设备的物理约束，并且因此在网络或子网络中不需要直接连接或不需要那么多的直接连接的拓扑(例如，不限于多站拓扑)可能不太容易受到此类约束的影响或妨碍。
多站网络(不限于此)的基带网络上的装置共享相同的物理传输介质，并且通常使用该介质的整个带宽进行传输(换句话讲，用于基带传输的数字信号占用介质的整个带宽)。因此，基带网络上只有一个设备可在给定时刻传输。因此，有时使用介质访问控制方法来处置对此类共享传输介质的争用。
附图说明
为了容易地识别对任何特定元素或动作的讨论，参考标号中最重要的一个或多个数字是指首次介绍该元素的图号。
图1是描绘根据一个或多个示例的用于确定在10SPE PHY处的延迟的装置的示意图。
图2是描绘根据一个或多个示例的用于确定在10SPE PHY处的延迟的装置的示意图。
图3A是描绘根据一个或多个示例的用于检测在PHY-MAC接口的预定参考平面处和在PHY-电缆接口的预定参考平面处帧的存在的装置的示意图。
图3B示出了根据一个实施方案的主题的一方面。
图4是描绘根据一个或多个示例的帧传输的时序图。
图5是描绘根据一个或多个示例的用于确定在10SPE PHY处的延迟的过程的流程图。
图6是描绘根据一个或多个示例的用于确定在10SPE PHY处的延迟的过程的流程图。
图7是描绘根据一个或多个示例的用于确定10SPE PHY的延迟的过程的流程图。
图8A是描绘根据一个或多个示例的用于确定在10SPE PHY的预定参考平面处帧的存在的过程的流程图。
图8B是描绘根据一个或多个示例的用于确定在10SPE PHY的预定参考平面处帧的存在的过程的流程图。
图9是描绘根据一个或多个示例的时钟同步过程的流程图。
图10是描绘根据一个或多个示例的从时间戳删去PHY的延迟的过程的流程图。
图11是电路系统的框图，在一些示例中，该电路系统可以用于实现本文所公开的各种功能、操作、动作、过程和/或方法。
具体实施方式
在以下具体实施方式中，参考了形成本公开的一部分的附图，并且在附图中以举例的方式示出了可以实践本公开的示例中的具体示例。充分详细地描述了这些示例，以使本领域的普通技术人员能够实践本公开。然而，可以利用其他示例，并且可以在不脱离本公开的范围的情况下进行结构、材料和过程的变化。
本文所呈现的图示并不旨在为任何特定方法、系统、设备或结构的实际视图，而仅仅是用于描述本公开的示例的理想化表示。本文所呈现的附图未必按比例绘制。为了读者的方便，各附图中的类似结构或部件可以保持相同或相似的编号；然而，编号的相似性并不意味着该结构或部件在尺寸、组成、配置或任何其他属性方面必须是相同的。
以下描述可以包括示例以帮助本领域的普通技术人员实践本发明所公开的示例。术语″示例性″、″比如″和″例如″的使用意味着相关描述是说明性的，并且虽然本公开的范围旨在涵盖示例和法律等同形式，但使用此类术语并不旨在将示例或本公开的范围限制于指定的部件、步骤、特征、功能等。
应当容易理解，如本文一般所述并且在附图中示出的示例的部件可被布置和设计成多种不同的配置。因此，对各种示例的以下描述并不旨在限制本公开的范围，而是仅代表各种示例。虽然示例的各个方面可以在附图中呈现，但是附图未必按比例绘制，除非特别指明。
此外，所示出和描述的特定实施方式仅为示例，并且不应理解为实施本公开的唯一方式，除非本文另外指明。元件、电路、电路系统和功能可以框图形式示出，以便不以不必要的细节模糊本公开。相反，所示出和描述的特定实施方式仅为示例性的，并且不应理解为实施本公开的唯一方式，除非本文另外指明。另外，块定义和各个块之间逻辑的分区是特定实施方式的示例。对于本领域的普通技术人员将显而易见的是，本公开可通过许多其他分区解决方案来实践。在大多数情况下，已省略了关于定时考虑等的细节，其中此类细节不需要获得本公开的完全理解，并且在相关领域的普通技术人员的能力范围内。
本领域的普通技术人员将会理解，可以使用多种不同技术和技法中的任何一者来表示信息和信号。为了清晰地呈现和描述，一些附图可以将信号示出为单个信号。本领域的普通技术人员应当理解，信号可以表示信号总线，其中总线可以具有多种位宽度，并且本公开可以在包括单个数据信号在内的任意数量的数据信号上实现。
结合本文所公开的示例描述的各种示例性逻辑块、模块、电路系统和电路可以用通用处理器、专用处理器、数字信号处理器(DSP)、集成电路(IC)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立栅极或晶体管逻辑部件、分立硬件部件或设计成实施本文所描述的功能的其任何组合来实现或实施。通用处理器(在本文还可以称为″主机处理器″或简称″主机″)可以是微处理器，但在替代方案中，该处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器也可以实现为计算设备的组合，诸如DSP和微处理器的组合、多个微处理器、与DSP核结合的一个或多个微处理器或任何其他此类配置。在通用计算机被配置为执行与本公开的示例相关的计算指令(例如，软件代码)时，包括处理器的通用计算机被认为是专用计算机。
示例可以根据被描绘为流程图、流程示意图、结构图或框图的过程来描述。虽然流程图可将操作动作描述为连续过程，但是这些动作中的许多动作可以按照另一序列、并行地或基本上同时地执行。此外，可以重新安排动作的顺序。过程可以对应于方法、线程、函数、过程、子例程、子程序，而不受到限制。此外，本文公开的方法可以通过硬件、软件或这两者来实施。如果在软件中实现，这些函数可以作为一个或多个指令或代码存储或传输到计算机可读介质上。计算机可读介质包括计算机存储介质和通信介质两者，该通信介质包括有利于将计算机程序从一个位置传递到另一个位置的任何介质。
使用诸如″第一″、″第二″等名称对本文的元件的任何引用不限制那些元件的数量或顺序，除非明确陈述此类限制。相反，这些名称可在本文中用作在两个或更多个元件或元件的实例之间进行区分的便利方法。因此，提及第一元件和第二元件并不意味着在那里只能采用两个元件，或者第一元件必须以某种方式在第二元件之前。此外，除非另外指明，一组元件可以包括一个或多个元件。
如本文所用，为了在理解本公开和附图时的清楚性和方便性而使用任何关系术语(诸如″在......上方″、″在......下方″、″在......上″、″在......下″、″上部″、″下部″等)，并且该关系术语并不暗示或取决于任何特定偏好、取向或顺序，除非上下文另有明确指示。
如本文所用，涉及给定参数、属性或条件的术语″基本上″是指并且包括在本领域的普通技术人员将会理解的给定参数、属性或条件满足小程度的方差的程度，诸如例如在可接受的制造公差内。以举例的方式，取决于基本上满足的具体参数、属性或条件，参数、属性或条件可至少满足90％、至少满足95％、或甚至至少满足99％。
在此描述中，可以使用术语″耦合″和其派生词来指示两个元件彼此协作或交互。当将元件描述为″耦合″至另一元件时，那么该元件可以直接物理或电接触，或者可以存在居间元件或层。相比之下，当将元件描述为″直接耦合″至另一元件时，那么不存在居间元件或层。术语″在......上″和″连接″在此描述中可以与术语″耦合″可互换地使用，并且具有相同的含义，除非另有明确指示或者上下文将以其他方式向本领域技术人员指示。
如本文所用，参考连接(例如，导线、端子、焊盘、触点、电路、引脚、其组合或其任何子组合，物理的或逻辑的，但不限于此)使用的术语″断言″、″解除断言″及其衍生词分别表示断言或解除断言与该连接相关联的信号(例如，具体分配给该连接的信号或该连接所具体分配的信号，但不限于此)。
车辆，诸如汽车、卡车、公共汽车、船舶和/或飞行器，均可以包括车辆通信网络。车辆通信网络的复杂性可以依据网络内的许多电子设备而改变。例如，高级车辆通信网络可以包括用于(作为非限制性示例)发动机控制、传动控制、安全控制(例如，防抱死制动，但不限于此)和排放控制的各种控制模块。为了支持这些控制模块，汽车工业依赖于各种通信协议。
10SPE(即，10Mbps单对以太网，也称作″10BASE-T1S″)是由电气和电子工程师学会(IEEE)在IEEE 802.3cgTM中所规定的网络技术。可以使用10SPE提供(不限于)例如多站网络或共享传输介质上的无冲突的确定性传输。
1588精确时间协议(PTP)是IEEE 1588中规定的用于在计算机网络中同步时钟的网络技术。
在10SPE中，理论上，1588PTP利用媒体相关接口(MDI)作为用于生成时间戳的参考。参考平面是与MDI相关联的定时平面，并且1588PTP时间戳旨在表示帧的预定部分跨越MDI时的时间。在10SPE中，1588PTP通常在MAC处实现，该MAC观察由发送MAC插入帧中的帧起始定界符(SFD)跨越媒体独立接口(MII)时的时间(取决于具有SFD的帧是接收帧还是发送帧，该发送MAC可以是相同或不同的MAC)，并且随后将表示已知固定延迟(例如，从MII到接近MDI的参考平面，或者从接近MDI的参考平面到MII，视情况而定)的值添加到时间戳或从时间戳减去以确定SFD跨越MDI时的时间。
一些PHY表现出未知或可变的延迟。作为非限制性示例，延迟在包括可变延迟和可变深度缓冲以实现物理层冲突避免(PLCA)的PHY中可以是可变的(例如，在帧与帧之间可能不同，但不限于此)。
本公开的发明人理解，可能期望PHY确定延迟或与确定延迟相关的信息(统称为″延迟信息″)，包括但不限于以逐帧为基础。可能期望这样的PHY报告或以其他方式使延迟信息对MAC可用。作为非限制性示例，MAC可以利用这样的信息来确定数据帧跨越PHY-电缆接口时的时间，但将这样的信息用于其他目的并不超出本公开的范围。
如本文所用，术语″帧″意指″以太网帧″，包括但不限于如IEEE 802.3中所定义的。
图1是描绘根据一个或多个示例的用于确定(以及任选地报告)在10SPE PHY处的延迟的装置100的示意图。在一个或多个示例中，装置100可以是PHY或PHY的一部分(诸如10SPE PHY，但不限于此)，并且也可以称为″PHY 100″。在一个或多个示例中，装置100可以确定(以及任选地报告)以下各者的延迟：从PHY-MAC接口朝向PHY-电缆接口行进的帧、从PHY-电缆接口朝向PHY-MAC接口行进的帧，或其两者。
在一个或多个示例中，装置100包括PHY-电缆接口106的PHY侧(本文中也称为″PHY-电缆接口106″)、PHY-MAC接口的PHY侧(本文中也称为″PHY-MAC接口110″)、数据路径120、逻辑电路104和内部时钟122。
在一个或多个示例中，预定参考平面108是PHY-电缆接口106的预定参考平面，并且预定参考平面112是PHY-MAC接口110的预定参考平面。PHY-电缆接口106的预定参考平面108的非限制性示例包括在沿数据路径120的位置处或在PHY-电缆接口106处定义的预定参考平面108。PHY-MAC接口110的预定参考平面112的非限制性示例包括在沿数据路径120的位置处或在PHY-MAC接口110处定义的预定参考平面112。
在一个或多个示例中，可以将预定参考平面108、112分别设置到沿PHY的数据路径120的任何位置，前提条件是可以可靠地检测到已知对应于特定符号或比特的预定模式，并且观察到特定符号或比特的位置是自预定参考平面的已知固定延迟，诸如自PHY与电缆之间的连接(例如，PHY的连接，但不限于此)的已知固定延迟或者自PHY与MAC之间的连接的已知固定延迟。因此，在一个或多个示例中，观察到特定符号或比特的位置可以与定义预定参考平面的位置相同或不同。在各种示例中，观察到特定符号或比特的位置可以在本文中称为″观察参考平面″，并且对应于观察参考平面加上或减去已知固定延迟的位置可以理解为″预定参考平面″。
在一个或多个示例中，可将所表现出的模式与预定模式进行比较以检测符号或比特。检测到帧表现出预定模式被用作对在相关联的预定参考平面(诸如预定参考平面108或预定参考平面112)或相应观察参考平面处存在帧的指示。
逻辑电路104检测在数据路径120上行进的帧以及计算时间段值118，该时间段值表示帧在PHY-电缆接口106处定义的预定参考平面108与PHY-MAC接口110处定义的预定参考平面112之间行进的时间段。
在一个或多个示例中，逻辑电路104可以利用装置100的内部时钟122来确定在数据路径120上行进的帧在预定参考平面108和预定参考平面112之间行进的时间段(例如，对时钟周期计数，但不限于此)。
在一个或多个示例中，内部时钟122可以与PHY-MAC接口110的时钟不同(例如，不同的时钟信号或时钟源，但不限于此)，并且内部时钟122的分辨率可以比PHY-MAC接口110的时钟(例如，MII时钟或RMII时钟的，但不限于此)的分辨率更精细。在这种情况下，与基于PHY-MAC接口110的内部时钟的时钟周期计数或时间戳相比，基于内部时钟122生成的时钟周期计数或时间戳可以更接近于帧跨越预定参考平面112的实际时间。
由逻辑电路104计算的时间段值118可以被存储在装置100处或者经由PHY-MAC接口110被提供给下游用户。当被存储时，时间段值118可由下游用户(作为非限制性示例，MAC)经由PHY-MAC接口110读取。装置100，并且更具体地，逻辑电路104，可以提供时间段值118准备被读取的通知116。通知116可以经由包括PHY-MAC接口110或不包括PHY-MAC接口110的信号路径(例如，经由不包括PHY-MAC接口110的中断连接，但不限于此)来提供，如图1所描绘的非限制性特定示例中所示出的。
图2是描绘根据一个或多个示例的用于确定10SPE PHY的延迟的装置200的示意图。装置200是图1所描绘的逻辑电路104的非限制性示例。
在一个或多个示例中，装置200包括计数逻辑202用于至少部分地响应于时钟信号206以及对指示208和指示210的相应断言而计数并存储时钟周期的数目(即，作为时钟周期204的计数)。指示208可以是对在PHY-MAC接口的预定参考平面处(例如，在PHY-MAC接口110处定义的预定参考平面112处，但不限于此)存在帧的指示。指示210可以是对在PHY-电缆接口的预定参考平面(例如，在PHY-电缆接口106处定义的预定参考平面108，但不限于此)处存在帧的指示。
在确定帧从PHY-MAC接口110行进到PHY-电缆接口106的延迟的情况下，计数逻辑202可以至少部分地响应于所断言的指示208而开始对时钟信号206的时钟周期进行计数(例如，开始递增时钟周期204的计数，但不限于此)，并且至少部分地响应于所断言的指示210而停止对时钟信号206的时钟周期进行计数(例如，停止递增时钟周期204的计数，但不限于此)。
在确定帧从PHY-电缆接口106行进到PHY-MAC接口110的延迟的情况下，计数逻辑202可以至少部分地响应于所断言的指示210而开始对时钟信号206的时钟周期进行计数(例如，开始递增时钟周期204的计数，但不限于此)，并且至少部分地响应于所断言的指示208而停止对时钟信号206的时钟周期进行计数(例如，停止递增时钟周期204的计数，但不限于此)。
在一个或多个示例中，计数逻辑202可以输出时钟周期204的计数的表示延迟的值。由计数逻辑202输出的值可以用于直接设置时间段值118(即，时间段值118被设置为等于由计数逻辑202输出的值)，或者可以用于间接设置时间段值118(即，时间段值118至少部分地基于由计数逻辑202输出的值(例如，结合其他值或调整，但不限于此)来设置)。
在间接示例中，由计数逻辑202输出的时钟周期204的计数可以通过任选的调整逻辑224与预定值226组合。预定值226可以表示表现出预定模式的帧的一部分(″帧的可检测部分″)与帧的感兴趣部分之间的差(例如，时钟周期或比特数目的差，但不限于此)。在一些情况下，帧的感兴趣部分可能无法由装置200合理地检测到。作为非限制性示例，帧的前导码的SFD部分通常不可由装置200检测到，因为该SFD部分的比特被加扰。前导码的其他比特，即例如流起始定界符(SSD)的比特不被加扰。SSD位于来自SFD的已知数目的比特处。因此，预定值226可以表示SSD与SFD之间的以比特计的距离(即，表示SSD与SFD之间的时钟周期的数目或相应比特率的比特的数目)。
取决于帧的可检测部分是位于帧的感兴趣部分之前还是之后，任选的调整逻辑224可以将预定值226添加到时钟周期204的计数或从时钟周期204的计数减去。通过SSD在SFD之前发生的非限制性示例，在期望由装置200输出的值表示从PHY-电缆接口106行进到PHY-MAC接口110的帧的延迟的接收示例中，任选的调整逻辑224将预定值226从时钟周期204的计数减去。在期望由装置200输出的值表示从PHY-MAC接口110行进到PHY-电缆接口106的帧的延迟的发送示例中，任选的调整逻辑224将预定值226添加到时钟周期204的计数。
在一个或多个示例中，计数逻辑202可以自动地设置时间段值118的值(例如，时钟周期204的计数经由任选的调整逻辑224直接耦合到时间段值118以根据预定值进行调整，但不限于此)或选择性地设置时间段118的值。在选择性地设置时间段值118的示例中，装置200可以包括任选的门控电路218，其耦合到计数逻辑202的输出，或者耦合到任选的调整逻辑224的输出(如果提供的话)，以选择性地启用将时钟周期204的计数记录为时间段值118。门控电路218可以包括与门212耦合的消息类型检测逻辑214(例如，其中所断言的指示216耦合到门212的启用输入，但不限于此)。消息类型检测逻辑214和门212可以经耦合以至少部分地响应于检测到对应于预定帧类型的帧222而传播时钟周期204的计数。
作为非限制性示例，当不同类型的帧经由数据路径220行进时，一些帧类型的延迟可能是感兴趣的(例如，诸如同步帧、跟随帧、延迟请求帧或延迟响应帧等1588PTP帧，但不限于此)，而其他帧类型的延迟不是感兴趣的。作为非限制性示例，消息类型检测逻辑214可以是或包括模式匹配器，以至少部分地基于表现出比特或符号的预定模式(例如，帧222的对应于其类型的字段中的比特或符号，但不限于此)的帧222来检测帧的帧类型，并响应于此来断言指示216。门212的启用输入可以经耦合以接收所断言的指示216，使得当门212接收到该所断言的指示216时，门212传播时钟周期204的计数的信号。当指示216未被断言时，门212被禁用，并且当被禁用时，门212，更一般地说门控电路218，不传播时钟周期204的计数。
图3A是描绘根据一个或多个示例的用于检测在PHY-MAC接口110的预定参考平面112处和在PHY-电缆接口106的预定参考平面108处帧的存在的装置300a的示意图。
在一个或多个示例中，装置300a包括分别耦合以观察在数据路径302处的帧310的第一模式匹配器304和第二模式匹配器316。在一个或多个示例中，第一模式匹配器304可以耦合到接收数据路径302的一部分，该部分在作为PHY-电缆接口操作的媒体相关接口(MDI)之后但在物理编码子层(PCS)之前，该PCS在PHY处负责(作为非限制性示例)：编码、解码、加扰、解扰、对准标志插入和移除、块和符号抗扭斜。第二模式匹配器316可以耦合到数据路径302的一部分，该部分包括与PHY-MAC接口110的连接或PHY-MAC接口110内的连接。
第一模式匹配器304检测由帧310的比特312表现出的模式(即，表现出的模式308)对应于预定模式306，并且至少部分地响应于此而断言指示该预定模式306的检测的指示314。指示314是指示210的非限制性示例，其是对在PHY-电缆接口106的预定参考平面108处存在帧的指示。
第二模式匹配器316检测由帧310的比特312表现出的模式(即，表现出的模式308)对应于预定模式306，并且至少部分地响应于此而断言指示该预定模式306的检测的指示318。指示318是指示208的非限制性示例，其是在PHY-MAC接口110的预定参考平面112处存在帧的指示。
在一个或多个示例中，预定模式306是用于以太网帧的SSD的模式。SSD由发送PHY插入在以太网帧的前导码处。在一个或多个示例中，更一般地说，SSD的检测可以用作对以太网帧的SFD或前导码的指示。以太网帧的SSD与SFD之间的比特数通常是已知的或指定的。
图3B是描绘根据一个或多个示例的用于检测在PHY-MAC接口110的预定参考平面112处和在PHY-电缆接口106的预定参考平面108处帧的存在的装置300b的示意图。
装置300a包括两个模式匹配器(第一模式匹配器304和第二模式匹配器316)和相关联的电路，而装置300b包括来自装置300a的第一模式匹配器304和相关联的电路以及耦合到PHY-MAC接口(诸如PHY-MAC接口110)的第一连接322和第二连接324的信号检测器320。耦合连接通常是用于指示在PHY-MAC接口110处存在帧的信号的连接。在一个或多个示例中，PHY-MAC接口110的第一连接322可以携带指示在PHY-MAC接口110处存在发送帧的信号，并且PHY-MAC接口110的第二连接324可以携带指示在PHY-MAC接口110处存在接收数据的信号。作为非限制性示例，第一连接322可以携带由媒体独立接口(MII)使用的″发送使能″(TXEN)信号，该信号在被断言时指示在MII的发送数据连接上存在帧数据，并且在被解除断言时指示在MII的发送数据连接上不存在帧数据。作为非限制性示例，第二连接324可以携带由MII使用的″接收数据有效″(RXDV)信号，该信号在被断言时指示在MII的接收数据连接上存在帧数据，并且在被解除断言时指示在MII的接收数据连接上不存在帧数据。信号检测器320可以响应于对第一连接322或第二连接324上信号的断言而断言指示318，视情况而定。
图4是描绘根据一个或多个示例的帧408的传输400的时序图。图4描绘了帧408随时间的传输的特定非限制性示例。在时间T0处，检测到帧408跨越参考平面402，并且在时间T0之后发生的时间T1处，检测到帧408跨越参考平面404。时间段406表示时间T1与时间T0之间经过的时间。作为非限制性示例，时间段406可以由计数逻辑202捕集，并且表示为时钟信号410的开始于时间T0以及结束于时间T1的时钟周期的数目或计数，该数目计数存储为时钟周期204的计数。
图5是描绘根据一个或多个示例的用于确定和报告在10SPE PHY中的延迟的过程500的流程图。
在操作502处，过程500记录值(例如，时间段值118，但不限于此)，该值表示帧(例如，图4的帧408，但不限于此)朝电缆行进以便在PHY-MAC接口的预定参考平面(例如，图1的PHY-MAC接口110的预定参考平面112或图4的参考平面402，但不限于此)与PHY-电缆接口的预定参考平面(例如，图1的PHY-电缆接口106的预定参考平面108或图4的参考平面404，但不限于此)之间行进的时间段(例如，图4的时间段406的值118，但不限于此)。
在操作504处，过程500断言对所记录的值(例如，时间段值118，但不限于此)可供读取的指示(例如，通知116，但不限于此)。
图6是描绘根据一个或多个示例的用于确定10SPE PHY的延迟的过程600的流程图。在一个或多个示例中，过程600的一些或全部操作可以由计数逻辑202执行。
在操作602处，当时间段是朝电缆移动的帧从PHY-MAC接口的预定参考平面行进到PHY-电缆接口的预定参考平面的时间段时，执行过程600。
在操作604处，过程600至少部分地响应于对在PHY-MAC接口的预定参考平面处存在帧的所断言的指示(例如，响应于图2的指示208，但不限于此)而开始对时钟周期计数(例如，在图2的计数逻辑202处，但不限于此)。
在操作606处，过程600至少部分地响应于对在PHY-电缆接口的预定参考平面处存在帧的所断言的指示(例如，响应于图2的指示210，但不限于此)而停止对时钟周期计数。
在操作608处，过程600任选地使得能够至少部分地响应于检测到(例如，经由图2的消息类型检测逻辑214，但不限于此)该帧的帧类型对应于预定帧类型而向PHY提供表示时钟周期的计数的值。
在操作610处，过程600向PHY提供表示时钟周期的计数的该值。
图7是描绘根据一个或多个示例的用于确定10SPE PHY的延迟的过程700的流程图。在一个或多个示例中，过程700的一些或全部操作可以由计数逻辑202执行。
在操作702处，当时间段是帧从PHY-电缆接口的预定参考平面行进到PHY-MAC接口的预定参考平面的时间段时，执行过程700。
在操作704处，过程700至少部分地响应于对在PHY-电缆接口的预定参考平面处存在帧的所断言的指示(例如，响应于图2的指示210，但不限于此)而开始对时钟周期计数(例如，在图2的计数逻辑202处，但不限于此)。
在操作706处，过程700至少部分地响应于对在PHY-MAC接口的预定参考平面处存在帧的所断言的指示(例如，响应于图2的指示208，但不限于此)而停止对时钟周期计数。
在操作708处，过程700任选地使得能够至少部分地响应于检测到(例如，经由图2的消息类型检测逻辑214，但不限于此)该帧的帧类型对应于预定帧类型而向PHY提供表示时钟周期的计数的值。
在操作710处，过程700向PHY提供表示时钟周期的计数的值。
图8A是描绘根据一个或多个示例的用于检测在预定参考平面处帧的存在的过程800a的流程图。
在操作802处，过程800a检测由在PHY-MAC接口的预定参考平面处的帧的比特(例如，帧310的比特312，但不限于此)表现出的模式(例如，表现出的模式308，但不限于此)对应于预定模式(例如，预定模式306，但不限于此)。
在操作804处，过程800a断言对检测到预定模式的第一指示(例如，断言指示318，但不限于此)。
在操作806处，任选地，对在PHY-MAC接口的预定参考平面处存在帧的所断言的第一指示包括对检测到预定模式的所断言的指示。
在操作808处，过程800a进一步检测由在PHY-电缆接口的预定参考平面处的帧的比特(例如，帧310的比特312，但不限于此)表现出的模式(例如，表现出的模式308，但不限于此)对应于预定模式(例如，预定模式306，但不限于此)。
在操作810处，过程800a断言对检测到预定模式的第二指示(例如，断言指示314，但不限于此)。
在操作812处，任选地，对在PHY-电缆接口的预定参考平面处存在帧的所断言的指示包括对检测到预定模式的所断言的第二指示。
在操作814处，任选地，该帧包括以太网帧，并且该预定模式包括用于流起始定界符的模式，以及该预定模式包括用于流起始定界符的模式。
图8B是描绘根据一个或多个示例的用于检测在预定参考平面处帧的存在的过程800b的流程图。
在操作816处，过程800b检测由帧的比特(例如，帧310的比特312，但不限此)表现出的模式(例如，表现出的模式308，但不限于此)对应于预定模式(例如，预定模式306，但不限于此)。
在操作818处，过程800b断言对检测到预定模式的第一指示(例如，断言指示314，但不限于此)。
在操作820处，任选地，对在PHY-电缆接口的预定参考平面处存在帧的所断言的第一指示包括对检测到预定模式的所断言的第一指示。
在操作822处，任选地，该帧包括以太网帧，并且该预定模式包括用于流起始定界符的模式，以及该预定模式包括用于流起始定界符的模式。
在操作824处，过程800b检测对在PHY-MAC接口的连接(例如，图3B的TXEN连接322或RXDV连接324，但不限于此)处的RX或TX信号的断言。
在操作826处，过程800b断言对检测到指示在PHY-MAC接口的RX或TX连接处存在帧的信号的第二指示。
在操作828处，任选地，对在PHY-MAC接口的预定参考平面处存在帧的所断言的第二指示响应于对检测到指示在PHY-MAC接口的RX或TX连接处存在帧的信号的所断言的指示。
有时，移动穿过PHY的分组所经历的延迟会变化。作为非限制性示例，实现物理层冲突避免(PLCA)的PHY有时包括延迟线或改变分组移动穿过PHY(朝电缆)的行进时间的其他机制，有时不可预测。
PTP(包括gPTP，PTP在10SPE中的汽车配置文件)利用四(4)个帧来将从时钟同步到通过计算机网络耦合的主时钟：从主时钟到从时钟的同步帧(SYNC)、从主时钟到从时钟的跟随帧(FOLLOW_UP)、从从时钟到主时钟的延迟请求帧(DELAY_REQUEST)和从从时钟到主时钟的延迟响应帧(DELAY_RESPONSE)。SYNC帧和DELAY_RESPONSE帧包括由主时钟生成的时间戳，这些时间戳表示主时钟发送帧的时间。从时钟生成分别表示在从时钟处接收到SYNC帧和DELAY_RESPONSE帧的时间的时间戳。从时钟使用这些生成的时间戳来计算从时钟和主时钟之间的偏移，并且任选地将其时钟同步到主时钟。
在典型布置中，响应于在相应MII处对SYNC帧或DELAY_RESPONSE帧的相应检测，在主时钟和从时钟处触发硬件时间戳。在这些布置中，假设相应MDI和MII之间的固定延迟，并且在接收的情况下减去表示该固定延迟的值，以及在发送的情况下加上表示该固定延迟的值。然而，在PHY处的延迟可能不是基本上固定的。例如，在PLCAPHY处的延迟可以表现出帧时间的多达80％的差异。进一步地，作为非限制性示例，即使延迟在PHY处基本上是固定的，它也可能是未知的，因为确定延迟不是合理方便的。
一个或多个示例总体上涉及利用如上文所公开地确定的时间段值(例如，时间段值118，但不限于此)来产生用于PTP或广义PTP(gPTP)时钟同步的时间戳以表示PHY的延迟。
图9是描绘根据一个或多个示例的时钟同步过程900的流程图。在图9所描绘的非限制性示例中，从设备906的时钟908要与主设备902的时钟904同步。主设备902和从设备906中的一者或两者包括″延迟感知″PHY和MAC，该延迟感知PHY根据参考图1至图8所讨论的示例来确定延迟，该MAC从相应延迟感知PHY读取时间段值(例如，时间段值118)并利用该时间段值来计算用于PTP 1588时间戳和(更一般地说)同步时钟的时间戳。在该特定示例中，主设备902包括延迟感知PHY 922(″PHY 922″)和MAC 924，而从设备906包括延迟感知PHY926(″PHY 926″)和MAC 928。
在操作910处，主设备902向从设备906发送SYNC帧。
主设备902的MAC 924生成表示在主设备902的PHY-MAC接口(例如，RMII或MII，但不限于此)处检测到SYNC帧的时间的时间戳T′0，并且从延迟感知PHY 922读取表示如上所讨论地确定的主设备902处PHY 922的延迟的时间段值TVAR0。主设备902的MAC 924根据表达式To＝T′o+TVAR0来计算另一时间戳T0，其表示SYNC帧在主设备902的PHY-电缆接口(例如，在MDI处定义的参考平面，但不限于此)处的时间。主设备902的MAC 924与SYNC帧一起发送时间戳T′0。
从设备906的MAC 928生成表示在从设备906的PHY-MAC接口(例如，RMII或MII，但不限于此)处检测到SYNC帧的时间的时间戳T′1，并且从延迟感知PHY 926读取表示如上所讨论地确定的在从设备906处延迟感知PHY 926的延迟的时间段值TVAR1。从设备906的MAC928根据表达式T1＝T′1-TVAR1计算另一时间戳T1，其表示SYNC帧在从设备906的PHY-电缆接口(例如，MDI，但不限于此)处的时间。
在操作912处，主设备902向从设备906发送FOLLOW_UP帧。FOLLOW_UP帧包括时间戳T0或其导数。
在操作914处，响应于接收到FOLLOW_UP帧，从设备906向主设备902发送DELAY_REQUEST帧。
从设备906的MAC 928生成表示在从设备906的PHY-MAC接口(例如，MII，但不限于此)处检测到DELAY_REQUEST帧的时间的时间戳T′2，并且从延迟感知PHY 926读取表示如上所讨论地确定的在从设备906处PHY 926的延迟的时间段值TVAR2。时间戳T′2与DELAY_REQUEST帧一起发送。从设备906的MAC 928根据表达式T2＝T′2+TVAR2计算另一时间戳T2，其表示DELAY_REQUEST帧在从设备906的PHY-电缆接口(例如，MDI，但不限于此)处的时间。
主设备902的MAC 924生成表示在主设备902的PHY-MAC接口(例如，MII，但不限于此)处检测到DELAY_REQUEST帧的时间的时间戳T′3，并且从延迟感知PHY 922读取表示如上所讨论地确定的在主设备902处的延迟感知PHY 922的延迟的时间段值TVAR3。主设备902的MAC 924根据表达式T3＝T′3-TVAR3来计算另一时间戳T3，其表示DELAY_REQUEST帧在主设备902的PHY-电缆接口(例如，MDI，但不限于此)处的时间。
在操作916处，主设备902向从设备906发送DELAY_RESPONSE帧。DELAY_RESPONSE帧包括时间戳T3或其导数。
在操作918处，从设备906的MAC 928利用时间戳T0、T1、T2和T3来计算从设备906的时钟908与主设备902的时钟904之间的偏移。
在操作920处，从设备906的MAC 928利用所计算的偏移将本地时钟908同步到主时钟904。
在参考图9讨论的一个或多个前述示例中，利用单个相应延迟值来从相应时间戳删去延迟，但本发明不限于此。作为非限制性示例，具体设想了可以利用多个延迟值来从相应时间戳删去延迟，包括如本文所公开地生成的另外的时间段值、表示PHY中基本上固定的延迟的一部分的预定固定延迟值及其组合，但不限于此。
图10是描绘根据一个或多个示例的从时间戳删去PHY的延迟的过程1000的流程图。
作为非限制性示例，过程1000可以由实现PTP的MAC在主上下文(例如，作为主设备902的一部分，但不限于此)或从上下文(例如，作为从设备906的一部分，但不限于此)中执行。
在操作1002处，过程1000至少部分地响应于对时间段值可供在PHY处读取的所断言的指示来读取在PHY处记录的时间段值。该时间段值表示PHY的延迟。在一个或多个示例中，时间段值表示帧在PHY-MAC接口的预定参考平面与PHY-电缆接口的预定参考平面之间行进的时间段。
在一个或多个示例中，时间段值可以表示当帧从MAC朝电缆移动(例如，操作910的SYNC帧的发送或操作914的DELAY_REQUEST帧的发送，但不限于此)时的PHY的延迟，或者时间段值可以表示当帧从电缆朝MAC移动(例如，操作910的SYNC帧的接收或操作914的DELAY_REQUEST帧的接收，但不限于此)时的PHY的延迟。
在操作1004处，过程1000至少部分地响应于时间段值将时间戳的值从第一值改变为第二值。时间戳的所改变的值表示当帧在PHY-电缆接口处时的时间。时间戳的值旨在表示帧在PHY-电缆接口处的时间，而该第一值表示帧在PHY-MAC接口处的时间。因此，利用时间段值将时间戳的值从第一值改变为第二值提高了时间戳的值表示当帧在PHY-电缆接口处时的时间的程度。
可以针对期望延迟取消的每个时间戳执行同步过程900的一些或全部。
本领域技术人员将了解，本文所公开的示例的功能元件(例如，功能、操作、动作、过程和/或方法)可以在任何合适的硬件、软件、固件或其组合中实施。图11示出了本文所公开的功能元件的实施方式的非限制性示例。在一些示例中，本文公开的功能元件的一些或所有部分可以由专门配置用于执行该功能元件的硬件来执行。
图11是电路系统1100的框图，在一些示例中，该电路系统可以用于实现本文所公开的各种功能、操作、动作、过程和/或方法。电路系统1100包括可操作地耦合到一个或多个数据存储设备(本文中有时称为″存储装置1104″)的一个或多个处理器1102(本文中有时称为″处理器1102″)。存储装置1104包括存储在其上的机器可执行代码1106，并且处理器1102包括逻辑电路系统1108。机器可执行代码1106包括描述了可以由逻辑电路系统1108来实现(例如，执行)的功能元件的信息。逻辑电路系统1108适于实现(例如，执行)由机器可执行代码1106所描述的功能元件。当执行由机器可执行代码1106所描述的功能元件时，电路系统1100应当视作被配置用于执行本文所公开的功能元件的专用硬件。在一些示例中，处理器1102可以被配置为按顺序、同时地(例如，在一个或多个不同的硬件平台上)或在一个或多个并行过程流中执行由机器可执行代码1106所描述的功能元件。
当由处理器1102的逻辑电路系统1108实现时，机器可执行代码1106被配置为使处理器1102适于执行本文所公开的示例的操作。作为非限制性示例，机器可执行代码1106可以被配置为使处理器1102适于执行以下中的一者或多者的一些或全部操作：传输400、过程500、过程600、过程700、过程800a、同步过程900或过程1000。同样作为非限制性示例，机器可执行代码1106可以被配置为使处理器1102适于执行本文公开的用于以下中的一者或多者的特征、功能或操作中的一些或全部：装置100、装置200或装置300a，并且更具体地，以下中的一者或多者的：存储器102、逻辑电路104、PHY-电缆接口106、PHY-MAC接口110、计数逻辑202、门控电路218、门212、消息类型检测逻辑214、第二模式匹配器316、第一模式匹配器304、主设备902或从设备906。
处理器1102可以包括通用处理器、专用处理器、中央处理单元(CPU)、微控制器、可编程逻辑控制器(PLC)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立门或晶体管逻辑、分立硬件部件、其他可编程设备或它们的被设计成执行本文所公开的功能的任何组合。包括处理器的通用计算机被视为专用计算机，而该通用计算机被配置为执行对应于与本公开的示例有关的机器可执行代码1106(例如，软件代码、固件代码、硬件描述)的功能元件。要注意的是，通用处理器(在本文中也可以称为主机处理器或简称为主机)可以为微处理器，但在替代方案中，处理器1102可以包括任何常规处理器、控制器、微控制器或状态机。处理器1102也可以实现为计算设备的组合，诸如DSP和微处理器的组合、多个微处理器、与DSP核心结合的一个或多个微处理器或任何其他此类配置。
在一些示例中，存储装置1104包括易失性数据存储装置(例如，随机存取存储器(RAM))、非易失性数据存储装置(例如，闪存存储器、硬盘驱动器、固态驱动器、可擦除可编程只读存储器(EPROM)等)。在一些示例中，处理器1102和存储装置1104可以实现到单个设备(例如，半导体设备产品、片上系统(SOC)等)中。在一些示例中，处理器1102和存储装置1104可以实现到单独的设备中。
在一些示例中，机器可执行代码1106可以包括计算机可读指令(例如，软件代码、固件代码)。作为非限制性示例，计算机可读指令可以由存储装置1104存储，由处理器1102直接访问，并且由处理器1102至少使用逻辑电路系统1108来执行。同样作为非限制性示例，计算机可读指令可以存储在存储装置1104上，传输到存储设备(未示出)以供执行，并且由处理器1102至少使用逻辑电路系统1108来执行。因此，在一些示例中，逻辑电路系统1108包括能够以电的方式配置的逻辑电路系统1108。
在一些示例中，机器可执行代码1106可以描述将要在逻辑电路系统1108中实现以执行功能元件的硬件(例如，电路系统)。该硬件可以从低级晶体管布局到高级描述语言的各种抽象级别中的任何一种进行描述。在高级抽象下，可以使用硬件描述语言(HDL)，诸如IEEE标准硬件描述语言(HDL)。作为非限制性示例，可以使用Verilog、SystemVerilog或超大规模集成(VLSI)硬件描述语言(VHDL)。
HDL描述可根据需要以多种其他抽象级别中的任一种转换成描述。作为非限制性示例，高级描述可被转换为逻辑级描述诸如寄存器传送语言(RTL)、门级(GL)描述、布局级描述或掩模级描述。作为非限制性示例，将由逻辑电路系统1108的硬件逻辑电路(例如，门、触发器、寄存器，但不限于此)执行的微操作可以在RTL中描述并且然后通过合成工具转换成GL描述，并且GL描述可以通过安置和路由工具转换成布局级描述，该布局级描述对应于可编程逻辑设备的集成电路、分立门或晶体管逻辑部件、分立硬件部件或它们的组合的物理布局。因此，在一些示例中，机器可执行代码1106可以包括HDL、RTL、GL描述、掩模级描述、其他硬件描述或它们的任何组合。
在机器可执行代码1106包括硬件描述(以任何抽象级别)的示例中，系统(未示出，但包括存储装置1104)可以被配置为实现由机器可执行代码1106所描述的硬件描述。作为非限制性示例，处理器1102可以包括可编程逻辑设备(例如，FPGA或PLC)，并且逻辑电路系统1108可以被电控制以将对应于硬件描述的电路系统实现到逻辑电路系统1108中。同样作为非限制性示例，逻辑电路系统1108可以包括由制造系统(未示出，但包括存储装置1104)根据机器可执行代码1106的硬件描述制造的硬连线逻辑。
不管机器可执行代码1106包括计算机可读指令还是硬件描述，逻辑电路系统1108都适于在实现机器可执行代码1106的功能元件时执行由机器可执行代码1106所描述的功能元件。需注意，虽然硬件描述可能不直接描述功能元件，但硬件描述间接描述了由硬件描述所描述的硬件元件能够执行的功能元件。
如在本公开中使用的，术语″模块″或″部件″可以是指被配置为执行可以存储在计算系统的通用硬件(例如，计算机可读介质、处理设备等)上并且/或者由通用硬件执行的模块或部件和/或软件对象或软件例程的动作的特定硬件实施方式。在一些示例中，本公开中描述的不同部件、模块、引擎和服务可以实现为在计算系统上执行的对象或进程(例如，作为单独的线程)。虽然本公开中描述的系统和方法中的一些系统和方法通常被描述为在软件中实现(存储在通用硬件上并且/或者由通用硬件执行)，但是特定硬件实施方式或软件和特定硬件实施方式的组合也是可能且可以预期的。
如本公开内容所用，涉及多个元件的术语″组合″可包括所有元件的组合或某些元件的各种不同子组合中的任何一种组合。例如，短语″A、B、C、D或它们的组合″可指A、B、C或D中的任一个；A、B、C和D中的每一个的组合；以及A、B、C或D的任何子组合，诸如A、B和C；A、B和D；A、C和D；B、C和D；A和B；A和C；A和D；B和C；B和D；或C和D。
用于本公开，尤其是所附权利要求书中的术语(例如，所附权利要求书的主体)通常旨在作为″开放″术语(例如，术语″包括″应被解释为″包括但不限于″，术语″具有″应被解释为″至少具有″，术语″包括″应被解释为″包括但不限于″等)。如本文所用，术语″每个″意指″一些或全部″，并且术语″每个和各个″意指″全部″。
另外，如果预期特定数量的引入的权利要求表述，则在权利要求中将明确叙述此类意图，并且在不进行此类表述的情况下，不存在此类意图。例如，作为对理解的辅助，以下所附权利要求书可包含使用引入性短语″至少一个″和″一个或多个″来引入权利要求叙述。然而，使用此类短语不应理解为暗示由不定冠词″一个″或″一种″引入的权利要求表述将包含此类引入的权利要求表述的任何特定权利要求限定于仅包含一个此类表述的示例，即使当相同的权利要求包括介绍性短语″一个或多个″或″至少一个″和不定冠词，诸如″一个″或″一种″(例如，″一个″和/或″一种″可被解释为指的是″至少一个″或″一个或多个″)；使用定冠词来引入权利要求叙述也是如此。
另外，即使明确叙述了特定数量的所引入的权利要求叙述，本领域技术人员也将认识到，此类叙述应被解译为意味着至少所叙述的数量(例如，无修饰的叙述″两项叙述″在没有其他修饰成分的情况下意味着至少两项叙述，或两项或更多项叙述)。此外，在使用类似于″A、B和C等中的至少一个″或″A、B和C等中的一个或多个″的惯例的那些情况下，通常此类构造旨在仅包括A、仅包括B、仅包括C、包括A和B两者、包括A和C两者、包括B和C两者或包括A、B和C三者等等。
此外，无论在说明书、权利要求书或附图中，呈现两个或更多个替代性术语的任何分离的词或措辞应当理解为考虑包括该术语中的一个术语、该术语中的任意一个术语或两个术语的可能性。例如，短语″A或B″应理解为包括″A″或″B″或″A和B″的可能性。
本公开的一个或多个非限制性实施例包括：
实施例1：一种方法，该方法包括：记录值，该值表示PHY数据路径上的帧在PHY-MAC接口的预定参考平面与PHY-电缆接口的预定参考平面之间行进的时间段；以及断言对所记录的值可供从PHY读取的指示。
实施例2：根据实施例1所述的方法，其中该帧在该PHY-MAC接口的该预定参考平面与该PHY-电缆接口的该预定参考平面之间行进的该时间段包括：该帧从该PHY-MAC接口的该预定参考平面行进到该PHY-电缆接口的该预定参考平面的时间段。
实施例3：根据实施例1和实施例2中任一项所述的方法，包括：至少部分地响应于对在该PHY-MAC接口的该预定参考平面处存在该帧的所断言的指示而开始对时钟周期计数；至少部分地响应于对在该PHY-电缆接口的该预定参考平面处存在该帧的所断言的指示而停止对时钟周期计数；以及将该值设置为时钟周期的计数。
实施例4：根据实施例1-3中任一项所述的方法，包括：检测由在该PHY-MAC接口的该预定参考平面处的该帧的比特表现出的模式对应于预定模式；断言对检测到该预定模式的第一指示，其中，对在该PHY-MAC接口的该预定参考平面处存在该帧的该所断言的指示响应于对检测到该预定模式的该第一指示；检测由在该PHY-电缆接口的该预定参考平面处的该帧的比特表现出的模式对应于预定模式；以及断言对检测到该预定模式的第二指示，其中，对在该PHY-电缆接口的该预定参考平面处存在该帧的该所断言的指示响应于对检测到该预定模式的该第二指示。
实施例5：根据实施例1-4中任一项所述的方法，包括：使得能够至少部分地响应于检测到该帧的帧类型对应于预定帧类型而向该PHY提供表示时钟周期的计数的值。
实施例6：根据实施例1-5中任一项所述的方法，包括：至少部分地响应于对该值可供在该PHY处读取的所断言的指示而读取在该PHY处记录的该值，该值表示该PHY的延迟；以及至少部分地响应于所读取的值而将时间戳的值从第一值改变为第二值，该时间戳的所改变的值表示该帧在该PHY-电缆接口处的时间。
实施例7：根据实施例1-6中任一项所述的方法，其中该帧在该PHY-MAC接口的该预定参考平面和该PHY-电缆接口的该预定参考平面之间行进的该时间段包括：该帧从该PHY-电缆接口的该预定参考平面行进到该PHY-MAC接口的该预定参考平面的时间段。
实施例8：根据实施例1-7中任一项所述的方法，包括：至少部分地响应于对在该PHY-电缆接口的该预定参考平面处存在该帧的所断言的指示而开始对时钟周期计数；至少部分地响应于对在该PHY-MAC接口的该预定参考平面处存在该帧的所断言的指示而停止对时钟周期计数；以及将该值设置为时钟周期的计数。
实施例9：根据实施例1-8中任一项所述的方法，包括：检测由在该PHY-电缆接口的该预定参考平面处的帧的比特表现出的模式对应于预定模式；断言对检测到该预定模式的第一指示，其中，对在该PHY-电缆接口的该预定参考平面处存在该帧的该所断言的指示响应于对检测到该预定模式的所断言的第一指示；检测由在该PHY-MAC接口的该预定参考平面处的该帧的比特表现出的模式对应于预定模式；以及断言对检测到该预定模式的第二指示，其中，对在该PHY-MAC接口的该预定参考平面处存在该帧的该所断言的指示响应于对检测到该预定模式的所断言的第二指示。
实施例10：根据实施例1-9中任一项所述的方法，包括：至少部分地响应于对该值可供在该PHY处读取的所断言的指示而读取在该PHY处记录的该值，该值表示该PHY的延迟；以及至少部分地响应于所读取的值而将时间戳的值从第一值改变为第二值，该时间戳的所改变的值表示该帧在该PHY-电缆接口处的时间。
实施例11：一种装置，该装置包括：在PHY处提供的存储器和逻辑电路，该存储器和该逻辑电路耦合以：记录值，该值表示PHY的数据路径处的帧在PHY-MAC接口的预定参考平面与PHY-电缆接口的预定参考平面之间行进的时间段；以及断言对所记录的值可供从该存储器读取的指示。
实施例12：根据实施例11所述的装置，其中在该PHY的该数据路径处的该帧在该PHY-MAC接口的该预定参考平面与该PHY-电缆接口的该预定参考平面之间行进的该时间段包括：该帧从该PHY-MAC接口的该预定参考平面行进到该PHY-电缆接口的该预定参考平面的该时间段。
实施例13：根据实施例11和12中任一项所述的装置，其中，该逻辑电路包括计数器逻辑，该计数器逻辑用于：至少部分地响应于对在该PHY-MAC接口的该预定参考平面处存在该帧的所断言的指示而开始对时钟周期计数；以及至少部分地响应于对在该PHY-电缆接口的该预定参考平面处存在该帧的所断言的指示而停止对时钟周期计数，其中，该逻辑电路用于根据时钟周期的计数来设置该值。
实施例14：根据实施例11-13中任一项所述的装置，其中，该逻辑电路包括分别耦合以观察在该PHY的发送路径处的帧的第一模式检测器逻辑和第二模式检测器逻辑；该第一模式检测器逻辑用于：检测由在该PHY-MAC接口的该预定参考平面处的该帧的比特表现出的模式对应于预定模式；以及断言对检测到该预定模式的第一指示，其中，对在该PHY-MAC接口的该预定参考平面处存在该帧的该所断言的指示响应于所断言的对检测到该预定模式的第一指示；该第二模式检测器逻辑用于：检测由在该PHY-电缆接口的该预定参考平面处的该帧的比特表现出的该模式对应于该预定模式；以及断言对检测到该预定模式的第二指示，其中，对在该PHY-电缆接口的该预定参考平面处存在该帧的该所断言的指示响应于所断言的对检测到该预定模式的第二指示。
实施例15：根据实施例11-14中任一项所述的装置，其中，该帧是以太网帧，并且该预定模式包括用于流起始定界符的模式。
实施例16：根据实施例11-15中任一项所述的装置，其中，该逻辑电路包括门控电路，该门控电路用于至少部分地响应于检测到该帧的帧类型对应于预定帧类型而选择性地向该PHY提供表示时钟周期的计数的值。
实施例17：根据实施例11-16中任一项所述的装置，其中在该PHY的该数据路径处的该帧在该PHY-MAC接口的该预定参考平面与该PHY-电缆接口的该预定参考平面之间行进的该时间段包括：该帧从PHY-电缆接口的预定参考平面行进到PHY-MAC接口的预定参考平面的该时间段。
实施例18：根据实施例11-17中任一项所述的装置，其中，该逻辑电路包括计数器逻辑，该计数器逻辑用于：至少部分地响应于对在该PHY-电缆接口的该预定参考平面处存在该帧的所断言的指示而开始对时钟周期计数；以及至少部分地响应于对在该PHY-MAC接口的该预定参考平面处存在该帧的所断言的指示而停止对时钟周期计数，其中，该逻辑电路用于根据时钟周期的计数来设置该值。
实施例19：根据实施例11-18中任一项所述的装置，其中，该逻辑电路包括分别耦合以观察在该PHY的接收路径处的帧的第一模式检测器逻辑和第二模式检测器逻辑；第一模式匹配器用于：检测由在该PHY-电缆接口的该预定参考平面处的该帧的比特表现出的模式对应于预定模式；以及断言对检测到该预定模式的指示，其中，对在该PHY-电缆接口的该预定参考平面处存在该帧的该所断言的指示响应于对由该第一模式匹配器检测到该预定模式的所断言的指示；第二模式匹配器用于：检测由在该PHY-MAC接口的该预定参考平面处的该帧的比特表现出的该模式对应于该预定模式；以及断言对检测到该预定模式的指示，其中，对在该PHY-MAC接口的该预定参考平面处存在该帧的该所断言的指示响应于对由该第二模式匹配器检测到该预定模式的所断言的指示。
实施例20：根据实施例11-19中任一项所述的装置，其中，该帧是以太网帧，并且该预定模式包括用于流起始定界符的模式。
实施例21：一种系统，该系统包括：物理层，该物理层用于：记录值，该值表示帧在PHY-MAC接口的预定参考平面与PHY-电缆接口的预定参考平面之间行进的时间段；以及断言对所记录的值可供从该物理层读取的指示，和媒体访问控制器，该媒体访问控制器用于：至少部分地响应于对该值可供在该物理层处读取的所断言的指示而读取在该时间段记录的值；以及至少部分地响应于所读取的值而将时间戳的值从第一值改变为第二值，该时间戳的所改变的值表示该帧在该PHY-电缆接口处的时间。
实施例22：根据实施例21所述的系统，其中，该媒体访问控制器经由该PHY-MAC接口与该物理层耦合以读取该值。
实施例23：根据实施例21和22中任一项所述的系统，其中，该媒体访问控制器用于实现精确时间协议，并且该帧是SYNCHRONIZATION帧或DELAY_REQUEST帧中的一者。
实施例24：根据实施例21-23中任一项所述的系统，其中，在包括精确时间协议同步过程的主时钟的设备处提供该媒体访问控制器和该物理层。
实施例25：根据实施例21-24中任一项所述的系统，其中，在包括1588精确时间协议同步过程的从时钟的设备处提供该媒体访问控制器和该PHY-电缆接口。
实施例26：根据实施例21-25中任一项所述的系统，其中，在包括精确时间协议同步过程的时钟的设备处提供该媒体访问控制器和该物理层。
虽然本公开关于某些图示示例描述了本发明，但本领域的普通技术人员将认识到并理解本发明不受此限制。相反，在不脱离下文所要求保护的本发明的范围及其法律等同形式的情况下，可对图示示例和所述示例进行许多添加、删除和修改。此外，来自一个示例的特征可与另一个示例的特征组合，同时仍被包括在发明人所设想的本发明的范围内。

Claims (26)

1.一种方法，包括：
记录值，所述值表示在PHY数据路径上的帧在PHY-MAC接口的预定参考平面与PHY-电缆接口的预定参考平面之间行进的时间段；以及
断言对所记录的值可供从PHY读取的指示。
2.根据权利要求1所述的方法，其中所述帧在所述PHY-MAC接口的所述预定参考平面与所述PHY-电缆接口的所述预定参考平面之间行进的所述时间段包括：
所述帧从所述PHY-MAC接口的所述预定参考平面行进到所述PHY-电缆接口的所述预定参考平面的时间段。
3.根据权利要求2所述的方法，包括：
至少部分地响应于对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示而开始对时钟周期计数；
至少部分地响应于对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示而停止对时钟周期计数；以及
将所述值设置为时钟周期的计数。
4.根据权利要求3所述的方法，包括：
检测由在所述PHY-MAC接口的所述预定参考平面处的所述帧的比特表现出的模式对应于预定模式；
断言对检测到所述预定模式的第一指示，其中，对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示响应于对检测到所述预定模式的所述第一指示；
检测由在所述PHY-电缆接口的所述预定参考平面处的所述帧的比特表现出的所述模式对应于所述预定模式；以及
断言对检测到所述预定模式的第二指示，其中，对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示响应于对检测到所述预定模式的所述第二指示。
5.根据权利要求2所述的方法，包括：
使得能够至少部分地响应于检测到所述帧的帧类型对应于预定帧类型而向所述PHY提供表示时钟周期的计数的值。
6.根据权利要求2所述的方法，包括：
至少部分地响应于对所述值可供在所述PHY处读取的所断言的指示而读取在所述PHY处记录的所述值，所述值表示所述PHY的延迟；以及
至少部分地响应于所读取的值而将时间戳的值从第一值改变为第二值，所述时间戳的所改变的值表示所述帧在所述PHY-电缆接口处的时间。
7.根据权利要求1所述的方法，其中所述帧在所述PHY-MAC接口的所述预定参考平面与所述PHY-电缆接口的所述预定参考平面之间行进的所述时间段包括：
所述帧从所述PHY-电缆接口的所述预定参考平面行进到所述PHY-MAC接口的所述预定参考平面的时间段。
8.根据权利要求7所述的方法，包括：
至少部分地响应于对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示而开始对时钟周期计数；
至少部分地响应于对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示而停止对时钟周期计数；以及
将所述值设置为时钟周期的计数。
9.根据权利要求8所述的方法，包括：
检测由在所述PHY-电缆接口的所述预定参考平面处的帧的比特表现出的模式对应于预定模式；
断言对检测到所述预定模式的第一指示，
其中，对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示响应于对检测到所述预定模式的所断言的第一指示；
检测由在所述PHY-MAC接口的所述预定参考平面处的所述帧的比特表现出的所述模式对应于所述预定模式；以及
断言对检测到所述预定模式的第二指示，
其中，对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示响应于对检测到所述预定模式的所断言的第二指示。
10.根据权利要求7所述的方法，包括：
至少部分地响应于对所述值可供在所述PHY处读取的所断言的指示而读取在所述PHY处记录的所述值，所述值表示所述PHY的延迟；以及
至少部分地响应于所读取的值而将时间戳的值从第一值改变为第二值，所述时间戳的所改变的值表示所述帧在所述PHY-电缆接口处的时间。
11.一种装置，包括：
在PHY处提供的存储器和逻辑电路，所述存储器和所述逻辑电路耦合以：
记录值，所述值表示在所述PHY的数据路径处的帧在PHY-MAC接口的预定参考平面与PHY-电缆接口的预定参考平面之间行进的时间段；以及
断言对所记录的值可供从所述存储器读取的指示。
12.根据权利要求11所述的装置，其中在所述PHY的所述数据路径处的所述帧在所述PHY-MAC接口的所述预定参考平面与所述PHY-电缆接口的所述预定参考平面之间行进的所述时间段包括：
所述帧从所述PHY-MAC接口的所述预定参考平面行进到所述PHY-电缆接口的所述预定参考平面的所述时间段。
13.根据权利要求12所述的装置，其中，所述逻辑电路包括计数器逻辑，所述计数器逻辑用于：
至少部分地响应于对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示而开始对时钟周期计数；以及
至少部分地响应于对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示而停止对时钟周期计数，
其中，所述逻辑电路用于根据时钟周期的计数来设置所述值。
14.根据权利要求13所述的装置，其中，所述逻辑电路包括分别耦合以观察在所述PHY的发送路径处的帧的第一模式检测器逻辑和第二模式检测器逻辑；
所述第一模式检测器逻辑用于：
检测由在所述PHY-MAC接口的所述预定参考平面处的所述帧的比特表现出的模式对应于预定模式；以及
断言对检测到所述预定模式的第一指示，
其中，对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示响应于对检测到所述预定模式的所断言的第一指示；所述第二模式检测器逻辑用于：
检测由在所述PHY-电缆接口的所述预定参考平面处的所述帧的比特表现出的所述模式对应于所述预定模式；以及
断言对检测到所述预定模式的第二指示，
其中，对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示响应于对检测到所述预定模式的所断言的第二指示。
15.根据权利要求14所述的装置，其中，所述帧是以太网帧，并且所述预定模式包括用于流起始定界符的模式。
16.根据权利要求12所述的装置，其中，所述逻辑电路包括门控电路，所述门控电路用于至少部分地响应于检测到所述帧的帧类型对应于预定帧类型而选择性地向所述PHY提供表示时钟周期的计数的值。
17.根据权利要求11所述的装置，其中在所述PHY的所述数据路径处的所述帧在所述PHY-MAC接口的所述预定参考平面与所述PHY-电缆接口的所述预定参考平面之间行进的所述时间段包括：
所述帧从PHY-电缆接口的预定参考平面行进到PHY-MAC接口的预定参考平面的所述时间段。
18.根据权利要求17所述的装置，其中，所述逻辑电路包括计数器逻辑，所述计数器逻辑用于：
至少部分地响应于对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示而开始对时钟周期计数；以及
至少部分地响应于对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示而停止对时钟周期计数，
其中，所述逻辑电路用于根据时钟周期的计数来设置所述值。
19.根据权利要求18所述的装置，其中，所述逻辑电路包括分别耦合以观察在所述PHY的接收路径处的帧的第一模式检测器逻辑和第二模式检测器逻辑；
第一模式匹配器用于：
检测由在所述PHY-电缆接口的所述预定参考平面处的所述帧的比特表现出的模式对应于预定模式；以及
断言对检测到所述预定模式的指示，
其中，对在所述PHY-电缆接口的所述预定参考平面处存在所述帧的所断言的指示响应于对由所述第一模式匹配器检测到所述预定模式的所断言的指示；
第二模式匹配器用于：
检测由在所述PHY-MAC接口的所述预定参考平面处的所述帧的比特表现出的所述模式对应于所述预定模式；以及
断言对检测到所述预定模式的指示，
其中，对在所述PHY-MAC接口的所述预定参考平面处存在所述帧的所断言的指示响应于对由所述第二模式匹配器检测到所述预定模式的所断言的指示。
20.根据权利要求19所述的装置，其中，所述帧是以太网帧，并且所述预定模式包括用于流起始定界符的模式。
21.一种系统，包括：
物理层，所述物理层用于：
记录值，所述值表示帧在PHY-MAC接口的预定参考平面与PHY-电缆接口的预定参考平面之间行进的时间段；以及
断言对所记录的值可供从所述物理层读取的指示，和
媒体访问控制器，所述媒体访问控制器用于：
至少部分地响应于对所述值可供在所述物理层处读取的所断言的指示而读取在所述时间段记录的值；以及
至少部分地响应于所读取的值而将时间戳的值从第一值改变为第二值，所述时间戳的所改变的值表示所述帧在所述PHY-电缆接口处的时间。
22.根据权利要求21所述的系统，其中，所述媒体访问控制器经由所述PHY-MAC接口与所述物理层耦合以读取所述值。
23.根据权利要求21所述的系统，其中，所述媒体访问控制器用于实现精确时间协议，并且所述帧是SYNCHRONIZATION帧或DELAY_REQUEST帧中的一者。
24.根据权利要求21所述的系统，其中，在包括精确时间协议同步过程的主时钟的设备处提供所述媒体访问控制器和所述物理层。
25.根据权利要求21所述的系统，其中，在包括1588精确时间协议同步过程的从时钟的设备处提供所述媒体访问控制器和所述PHY-电缆接口。
26.根据权利要求21所述的系统，其中，在包括精确时间协议同步过程的时钟的设备处提供所述媒体访问控制器和所述物理层。
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