CN118248632A - 半导体器件的制造方法 - Google Patents

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CN118248632A CN202410346775.8A CN202410346775A CN118248632A CN 118248632 A CN118248632 A CN 118248632A CN 202410346775 A CN202410346775 A CN 202410346775A CN 118248632 A CN118248632 A CN 118248632A
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程亚杰
杨帆
罗清威
王志强
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Wuhan Xinxin Integrated Circuit Co ltd
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Abstract

本发明涉及一种半导体器件的制造方法。所述制造方法中，在完成源漏离子注入后，利用SPT刻蚀使侧墙减薄，再在衬底上覆盖应力层并退火，使得所述应力层与栅极下方沟道区之间的距离较小，在退火后，所述应力层的应力能够更有效地传递到沟道区，并且，所述制造方法还利用所述应力层形成SAB层，并进行自对准金属硅化工艺，省去了SAB层的沉积和去除过程，从而在通过应力记忆工程提升器件性能的同时，还可以简化工序，缩短工艺流程，降低成本。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
随着半导体技术发展，在90nm逻辑技术节点以下常使用应力记忆工程(StressMemorization Technique，SMT)来提升MOS器件性能。通常在进行所述应力记忆工程时，在完成源漏离子注入后沉积应力层并快速退火，再移除应力层。虽然应力层被去除，但是通过退火过程，使应力被记忆，即沟道区仍保留应力，利用沟道区保留的应力，可以提高载流子迁移率。研究发现，利用应力记忆工程，在不增加MOS器件的漏电流(Idoff)的情况下，可以有效提升器件的饱和电流(Idsat)。
为了更好地将应力传递到沟道区，还提出了应力邻近技术(SPT，StressProximity Technique)，该技术是在沉积应力层之前，减小栅极两侧的侧墙厚度，从而减小应力层与沟道区的距离，使应力能更有效地传递到沟道区，可以提升应力记忆工程的效果。
但是，现有工艺中通常将应力记忆工程的工序简单插入器件制作工艺中，存在工序复杂、工艺流程较长以及成本较高的问题。
发明内容
为了在利用应力记忆工程提升半导体器件的性能的同时，简化工序，缩短工艺流程，降低成本，本发明提供一种半导体器件的制造方法。
本发明提供的半导体器件的制造方法包括：
在衬底上形成至少一个栅极以及位于所述栅极侧面的侧墙，并进行源漏离子注入，以在所述栅极两侧的所述衬底内形成源/漏区；
进行SPT刻蚀，使所述侧墙减薄；
在所述衬底上覆盖应力层并退火；以及
利用所述应力层形成SAB层并进行自对准金属硅化工艺，在所述栅极表面和所述源/漏区表面形成金属硅化物层。
可选地，利用所述应力层形成SAB层并进行自对准金属硅化工艺包括：
在所述衬底上形成图形化的掩模层；
利用所述掩模层刻蚀所述应力层，使剩余的所述应力层覆盖不通过自对准金属硅化工艺进行硅化的区域，且使所述栅极和所述源/漏区的表面被暴露；
进行自对准金属硅化工艺；以及
去除所述应力层。
可选地，在利用所述掩模层刻蚀所述应力层之后且进行所述自对准金属硅化工艺之前，对所述衬底进行预清洁。
可选地，完成所述自对准金属硅化工艺后，所述制造方法包括：
在所述衬底上依次形成接触孔刻蚀阻挡层和层间介质层，所述接触孔刻蚀阻挡层保形地覆盖所述衬底，所述层间介质层覆盖所述接触孔刻蚀阻挡层；以及
形成贯穿所述接触孔刻蚀阻挡层和所述层间介质层的多个接触插塞，所述栅极和所述源/漏区分别与相应的接触插塞连接。
可选地，至少一个所述栅极用于形成NMOS器件，所述应力层包括拉应力薄膜；和/或，至少一个所述栅极用于形成PMOS器件，所述应力层包括压应力薄膜。
可选地，至少一个所述栅极用于形成NMOS器件且至少一个所述栅极用于形成PMOS器件；所述应力层采用拉应力薄膜，或者，所述应力层在用于形成所述NMOS器件的区域采用拉应力薄膜而在用于形成所述PMOS器件的区域采用压应力薄膜。
可选地，在形成所述SAB层之前，所述应力层保形地覆盖所述衬底。
可选地，所述应力层包括缓冲氧化硅膜和堆叠于所述缓冲氧化硅膜上的高应力氮化硅膜。
可选地，所述侧墙包括偏移侧墙和位于所述偏移侧墙外侧的主侧墙，其中，通过所述SPT刻蚀，使至少部分所述主侧墙被去除。
可选地，所述退火采用尖峰退火和激光退火中的至少一种。
本发明提供的半导体器件的制造方法中，在完成源漏离子注入后，利用SPT刻蚀使侧墙减薄，再在衬底上覆盖应力层并退火，使得所述应力层与栅极下方沟道区之间的距离较小，在退火后，所述应力层的应力能够更有效地传递到沟道区，并且，所述制造方法还利用所述应力层形成SAB层，并进行自对准金属硅化工艺，省去了SAB层的沉积和去除过程，从而在通过应力记忆工程提升器件性能的同时，还可以简化工序，缩短工艺流程，降低成本。
附图说明
图1是本发明实施例的半导体器件的制造方法的流程示意图。
图2A至图2E是根据本发明一实施例的半导体器件的制造方法的剖面图。
图3是采用本发明实施例的半导体器件的制造方法得到的NMOS器件与不进行应力记忆工程的NMOS器件的饱和电流和漏电流的测试结果。
具体实施方式
以下结合附图和具体实施例对本发明的半导体器件的制造方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。需要说明的是，本文所呈现的方法中各步骤的顺序并非必须是执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
应力记忆工程通过对MOS器件的沟道区施加应力来实现提升器件性能的目的。例如，NMOS器件中载流子为电子，晶格间距越大，晶格散射的作用就越小，电子迁移率就越大，驱动电流就越大，因此通过对NMOS器件的沟道区施加拉应力，以使得晶格变大，可以提高NMOS器件的电子迁移率，进而提升器件性能；PMOS器件的载流子为空穴，晶格间距越小，空穴迁移率越大，因此通过对PMOS器件的沟道区施加压应力，可以提高空穴迁移率，进而提升器件性能。
本发明实施例涉及一种半导体器件的制造方法，所述制造方法利用应力记忆工程提升器件性能，并且相较于现有技术可以简化工序，缩短工艺流程，降低成本。以下参照图1和图2A至图2E对本发明实施例的半导体器件的制造方法作具体说明。
参照图1和图2A，根据本发明实施例，执行步骤S1，在衬底100上形成至少一个栅极(如第一栅极NG和第二栅极PG)以及位于所述栅极侧面的侧墙SP(spacer)，并进行源漏离子注入，以在所述栅极两侧的衬底100内形成源/漏区。
衬底100可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗衬底、绝缘体上锗硅衬底或Ⅲ-Ⅴ族化合物衬底(例如氮化镓衬底或者砷化镓衬底)等，或者也可以为本领域技术人员熟知的其它用以承载半导体元器件的底材，并且，在衬底100中可以形成有掺杂区域和隔离结构。
本实施例中，在衬底100上要形成的元器件包括至少一个MOS器件，所述至少一个MOS器件可包括NMOS器件和/或PMOS器件。通过步骤S1，形成用于构成所述MOS器件的栅极及位于所述栅极侧面的侧墙SP，还进行源漏离子注入以便于在所述栅极两侧的MOS器件形成区域形成源/漏区。此外，还可形成介于衬底100与栅极之间的栅介质层101。
参照图2A，作为示例，通过步骤S1，在衬底100上形成第一栅极NG和第二栅极PG，所述第一栅极NG用于形成NMOS器件，所述第二栅极PG用于形成PMOS器件，所述NMOS器件和所述PMOS器件的形成区域通过浅沟槽隔离STI隔离。
可选地，所述侧墙SP包括偏移侧墙SP1和位于所述偏移侧墙SP1外侧的主侧墙SP2。示例性地，形成所述侧墙SP可包括：首先利用侧墙工艺在第一栅极NG和第二栅极PG的侧面形成偏移侧墙SP1，所述偏移侧墙SP1例如包括氧化硅；然后，分别进行NLDD注入和PLDD注入，在第一栅极NG两侧的衬底100中形成NLDD区，在第二栅极PG两侧的衬底100中形成PLDD区；之后，利用侧墙工艺在所述偏移侧墙SP1的外侧(即偏移侧墙SP1远离相应栅极的一侧)形成主侧墙SP2，所述主侧墙SP2例如包括氮化硅。一些实施例中，在形成偏移侧墙SP1之后且形成主侧墙SP2之前，还对第一栅极NG和第二栅极PG下方的沟道区进行HALO注入。
所述源漏离子注入在形成侧墙SP后(例如在形成主侧墙SP2)进行。作为示例，在进行所述源漏离子注入时，对第一栅极NG两侧的NMOS器件形成区域进行N型离子注入，在第一栅极NG两侧形成一对N型掺杂区(如图2A中“N+”所示区域)，并且，对第二栅极PG两侧的PMOS器件形成区域进行P型离子注入，在第二栅极PG两侧形成一对P型掺杂区(如图2A中“P+”所示区域)。本实施例中，在完成所述源漏离子注入后，先不进行使掺杂离子驱入(drive in)及稳定的退火工艺，而是通过后续在形成应力层后的退火工艺使掺杂离子驱入及稳定，如此使得在形成所述应力层时，所述栅极两侧的衬底100中具有通过所述源漏离子注入形成的非晶化区域，可以提高应力记忆工程的效果。本发明不限于此，例如另一实施例中，在完成所述源漏离子注入后且形成所述应力层前，可以先进行一次退火工艺，在所述栅极两侧的衬底100内形成源/漏区。
参照图1和图2B，接着，执行步骤S2，进行SPT刻蚀，使所述侧墙SP减薄。本实施例中，利用SPT刻蚀，使侧墙SP厚度减小，如此便于后续形成的应力层与所述栅极下方的沟道区的距离更近，使应力可以更有效地向所述沟道区传递。
所述SPT刻蚀可以采用干法刻蚀或湿法刻蚀，本实施例例如为湿法刻蚀。作为示例，通过所述SPT工艺，使至少部分主侧墙SP2被去除。如图2B所示，经过步骤S2，位于第一栅极NG和第二栅极PG两侧的主侧墙SP2的厚度减小。剩余的主侧墙SP2和偏移侧墙SP1可以保护第一栅极NG和第二栅极PG，但本发明不限于此，在另一些实施例中，经过SPT刻蚀，全部主侧墙SP2或全部主侧墙SP2及部分偏移侧墙SP1一起被去除。
参照图1和图2C，接着，执行步骤S3，在所述衬底100上覆盖应力层110并退火。
作为示例，可以沿衬底100以及衬底100上形成的结构表面保形地(即共形覆盖(conformal))形成所述应力层110(即所述应力层110保形地覆盖衬底100)，从而，所述应力层110覆盖暴露的各所述栅极表面、侧墙SP表面以及所述栅极两侧的衬底100表面。此处所述应力层110保形地形成于衬底100上，从而应力层110的厚度较均匀，以便于提供大小均匀的应力。但本发明不限与此，例如在另一实施例中，应力层110也可以非保形地形成于衬底100上。本实施例中，在形成所述应力层110之前，衬底100上还形成有其它元器件结构，如多晶硅电阻以及ESC静电保护结构等，所述应力层110也覆盖这些元器件结构暴露出的表面。
所述应力层110用于向所述栅极下方的沟道区传递应力，因而可以根据要在沟道区形成的应力选择适合的材料及工艺形成所述应力层110。作为示例，至少一个所述栅极用于形成NMOS器件，所述应力层110包括拉应力薄膜，以便于在所述NMOS器件的沟道区形成拉应力；和/或，至少一个所述栅极用于形成PMOS器件，所述应力层包括压应力薄膜，以便于在所述PMOS器件的沟道区形成压应力。
一实施例中，衬底100上的至少一个所述栅极用于形成NMOS器件且至少一个所述栅极用于形成PMOS器件。对于衬底100上要形成NMOS器件和PMOS器件的情况，一些实施方式中，由于所述拉应力薄膜对PMOS器件性能的影响较小，所述应力层110采用拉应力薄膜，所述拉应力薄膜不仅覆盖所述NMOS器件的形成区域，还覆盖所述PMOS器件的形成区域；另一些实施方式中，所述应力层110在用于形成NMOS器件的区域采用拉应力薄膜而在用于形成PMOS器件的区域采用压应力薄膜，示例性地，形成含有拉应力薄膜和压应力薄膜的应力层110可包括如下过程：首先形成覆盖整个衬底100区域的拉应力薄膜，之后，去除PMOS器件形成区域的所述拉应力薄膜，接着再形成覆盖整个衬底100区域的压应力薄膜，之后，去除PMOS器件形成区域以外的所述压应力薄膜，使得PMOS器件形成区域被所述压应力薄膜覆盖，而包括NMOS器件形成区域的其它衬底区域被所述拉应力薄膜覆盖。
所述应力层110可采用单层膜或者多层膜。所述应力层110示例性的厚度约进一步例如约作为示例，所述应力层110包括缓冲氧化硅膜和堆叠于所述缓冲氧化硅膜上的高应力氮化硅膜。所述缓冲氧化硅膜例如保形地覆盖衬底100，所述高应力氮化硅膜例如保形地覆盖所述缓冲氧化硅膜。
步骤S3中，在衬底100上形成应力层110后，接着进行退火，以使所述应力层110产生的应力向所述栅极下方的沟道区传递。所述退火可采用尖峰退火(spikeanneal)和激光退火(laseranneal)中的至少一种。作为示例，在进行所述退火时，先进行尖峰退火过程再进行激光退火过程，所述激光退火过程的退火时间例如较所述尖峰退火过程的退火时间长，但所述激光退火过程的退火温度例如较所述尖峰退火过程的退火温度高。
本实施例中，经过所述退火，使得通过前述源漏离子注入在衬底100中形成的掺杂离子被驱入并稳定，形成位于栅极两侧的源/漏区(S/D)。作为示例，经过步骤S3，在第一栅极NG两侧的NMOS器件形成区域分别形成第一N型源/漏区10和第二N型源/漏区20，在第二栅极PG两侧的PMOS器件形成区域分别形成第一P型源/漏区30和第二P型源/漏区40。
参照图1和图2D，接着执行步骤S4，利用所述应力层110形成SAB(SAlicideBlock，金属硅化物阻挡)层并进行自对准金属硅化工艺，在所述栅极表面和所述源/漏区表面形成金属硅化物层120。
经过步骤S1～S3，在衬底上完成了应力记忆工程，但是本实施例不随之将应力层110去除。本实施例中，利用应力层110覆盖衬底100从而覆盖形成SAB层的区域的特点，在完成步骤S3后，执行步骤S4，利用所述应力层110形成SAB层并进行自对准金属硅化工艺，在所述栅极表面和所述源/漏区表面形成金属硅化物层120，在确保应力记忆工程和SAB层的效果的同时，可以节约工序和成本，缩短工艺流程。
作为示例，利用所述应力层110形成SAB层并进行自对准金属硅化工艺包括如下过程：
在所述衬底100上形成图形化的掩模层；
利用所述掩模层刻蚀所述应力层100，使剩余的所述应力层110覆盖不通过自对准金属硅化工艺进行硅化的区域(例如多晶硅电阻的形成区域)，且使所述栅极和所述源/漏区的表面被暴露，如图2D所示的NMOS器件形成区域和PMOS器件形成区域属于设计为进行自对准金属硅化工艺的区域，应力层110在如图2D所示的区域的部分被去除；
进行自对准金属硅化工艺，可选地，在利用所述掩模层刻蚀所述应力层之后且进行自对准金属硅化工艺之前，可以对衬底进行预清洁(pre-clean)，如进行SiCoNi清洁工艺，以去除衬底100上的杂质和污染物；
在完成所述自对准金属硅化工艺后，去除所述应力层110。
在进行所述自对准金属硅化工艺时，可在衬底100上先形成诸如钛、钽、钴、钨或镍等金属材料，所述金属材料还覆盖于作为SAB层的应力层110上，之后，使所述金属材料与所接触的硅反应，形成金属硅化物层120。从而经过所述自对准金属硅化工艺，在所述栅极表面和所述源/漏区表面形成金属硅化物层120。金属硅化物层120有助于降低所述栅极表面和所述源/漏区表面的接触电阻。作为示例，如图2D所示，所述金属硅化物层120形成于第一栅极NG顶表面、第一N型源/漏区10表面、第二N型源/漏区20表面、第二栅极PG顶表面、第一P型源/漏区30表面和第二P型源/漏区40表面。由于在进行自对准金属硅化工艺时，所述应力层110作为SAB层，因此其表面形成有未与硅反应的金属材料，在去除所述应力层110之前，先去除未与硅反应的金属材料。
图2E示出了形成接触孔刻蚀阻挡层和层间介质层后的剖面结构。参照图1和图2E，本发明实施例的半导体器件的制造方法还可包括如下过程：在衬底100上依次形成接触孔刻蚀阻挡层130(CESL，Contact Etch Stop Layer)和层间介质层140(ILD)，所述接触孔刻蚀阻挡层130保形地覆盖衬底100，所述层间介质层140覆盖所述接触孔刻蚀阻挡层130；之后，形成贯穿所述接触孔刻蚀阻挡层130和所述层间介质层140的多个接触插塞(图未示)，所述栅极和所述源/漏区分别与相应的接触插塞连接。所述接触孔刻蚀阻挡层130例如包括氮化硅和/或氮氧化硅，所述层间介质层140例如包括氧化硅。作为示例，在形成所述接触插塞时，先依次刻蚀层间介质层140和接触孔刻蚀阻挡层130以形成接触孔，再在所述接触孔内填充导电材料，其中，在对层间介质层140的刻蚀过程中，所述接触孔刻蚀阻挡层130可起到刻蚀阻挡作用。可选地，一些实施例中，通过选择适合的材料及工艺，所述接触孔刻蚀阻挡层130还可以用于调节器件内的应力。
经过上述工艺，在衬底上形成了至少一个MOS器件，所述MOS器件包括栅极以及形成于所述栅极两侧的源/漏区，所述栅极表面和所述源/漏区表面形成有金属硅化物层120，并且，在进行自对准金属硅化工艺以形成所述金属硅化物层120之前，利用步骤S1～S3进行应力记忆工程，有助于提升半导体器件的性能，其中，所述应力层110还用于在进行所述自对准金属硅化工艺之前形成SAB层。
图3示出了采用上述实施例描述的制造方法得到的NMOS器件和不进行应力记忆工程的NMOS器件的饱和电流(Idsat)和漏电流(Idoff)的测试结果。参照图3，“NMOS1”、“NMOS2”和“NMOS3”指代采用上述实施例描述的制造方法得到的NMOS器件，它们之间的区别在于上述步骤S3采用的尖峰退火温度不同，其中，器件NMOS1的尖峰退火温度最低，器件NMOS3的尖峰退火温度最高，器件NMOS2的尖峰退火温度介于器件NMOS1和器件NMOS3之间，从图3所示的器件NMOS1、器件NMOS2和器件NMOS3对应的漏电流(Idoff)和饱和电流(Idsat)可以看出，随着尖峰退火温度增大，NMOS器件的漏电流和饱和电流增大。图3中“NMOS0”指代采用不进行应力记忆工程的传统工艺得到的NMOS器件，可以看出，器件NMOS0与器件NMOS2的漏电流基本相同，但器件NMOS2的饱和电流相较于器件NMOS0的饱和电流明显增大，增大幅度约10％，该增大幅度优于一些现有的应用应力记忆工程的工艺(增幅约6％～10％)，而且，相较于采用应力记忆工程的现有工艺，本发明实施例描述的半导体器件的制造方法工序更简洁，工艺流程更短，成本更低。
上述实施例描述的半导体器件的制造方法中，在完成源漏离子注入后，利用SPT刻蚀使侧墙SP减薄，再在衬底100上覆盖应力层110并退火，使得所述应力层110与栅极下方沟道区之间的距离较小，在退火后，所述应力层110的应力能够更有效地传递到所述沟道区，并且，还利用所述应力层110形成SAB层，并进行自对准金属硅化工艺，省去了SAB层的沉积和去除过程，从而在通过应力记忆工程提升器件性能的同时，还可以简化工序，缩短工艺流程，降低成本。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
在衬底上形成至少一个栅极以及位于所述栅极侧面的侧墙，并进行源漏离子注入，以在所述栅极两侧的所述衬底内形成源/漏区；
进行SPT刻蚀，使所述侧墙减薄；
在所述衬底上覆盖应力层并退火；以及
利用所述应力层形成SAB层并进行自对准金属硅化工艺，在所述栅极表面和所述源/漏区表面形成金属硅化物层。
2.如权利要求1所述的制造方法，其特征在于，利用所述应力层形成SAB层并进行自对准金属硅化工艺包括：
在所述衬底上形成图形化的掩模层；
利用所述掩模层刻蚀所述应力层，使剩余的所述应力层覆盖不通过自对准金属硅化工艺进行硅化的区域，且使所述栅极和所述源/漏区的表面被暴露；
进行自对准金属硅化工艺；以及
去除所述应力层。
3.如权利要求2所述的制造方法，其特征在于，在利用所述掩模层刻蚀所述应力层之后且进行所述自对准金属硅化工艺之前，对所述衬底进行预清洁。
4.如权利要求1所述的制造方法，其特征在于，完成所述自对准金属硅化工艺后，所述制造方法包括：
在所述衬底上依次形成接触孔刻蚀阻挡层和层间介质层，所述接触孔刻蚀阻挡层保形地覆盖所述衬底，所述层间介质层覆盖所述接触孔刻蚀阻挡层；以及
形成贯穿所述接触孔刻蚀阻挡层和所述层间介质层的多个接触插塞，所述栅极和所述源/漏区分别与相应的接触插塞连接。
5.如权利要求1所述的制造方法，其特征在于，至少一个所述栅极用于形成NMOS器件，所述应力层包括拉应力薄膜；和/或，至少一个所述栅极用于形成PMOS器件，所述应力层包括压应力薄膜。
6.如权利要求1所述的制造方法，其特征在于，至少一个所述栅极用于形成NMOS器件且至少一个所述栅极用于形成PMOS器件；所述应力层采用拉应力薄膜，或者，所述应力层在用于形成所述NMOS器件的区域采用拉应力薄膜而在用于形成所述PMOS器件的区域采用压应力薄膜。
7.如权利要求1至6任一项所述的制造方法，其特征在于，在形成所述SAB层之前，所述应力层保形地覆盖所述衬底。
8.如权利要求1至6任一项所述的制造方法，其特征在于，所述应力层包括缓冲氧化硅膜和堆叠于所述缓冲氧化硅膜上的高应力氮化硅膜。
9.如权利要求1至6任一项所述的制造方法，其特征在于，所述侧墙包括偏移侧墙和位于所述偏移侧墙外侧的主侧墙，其中，通过所述SPT刻蚀，使至少部分所述主侧墙被去除。
10.如权利要求1至6任一项所述的制造方法，其特征在于，所述退火采用尖峰退火和激光退火中的至少一种。
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