CN118139414A - 三维存储器件及其制造方法 - Google Patents

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刘小欣
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Abstract

本公开提供了一种具有第一半导体结构和第二半导体结构的存储器件。所述第一半导体结构包括第一组外围电路和第二组外围电路，所述第一组外围电路具有被配置为以第一电压操作的第一晶体管，所述第二组外围电路具有被配置为以小于所述第一电压的第二电压操作的第二晶体管。所述第二组外围电路设置在所述第一组外围电路上方。所述第二半导体结构包括耦接至所述第一半导体结构的存储单元。

Description

三维存储器件及其制造方法
技术领域
本公开的实施方式涉及三维(3D)存储器件及其制造方法。
背景技术
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术已经变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及外围器件，所述外围器件用于控制来自存储阵列以及去往存储阵列的信号。
发明内容
本文公开了3D存储器件及其制造方法的实施方式。
本公开的一方面提供了一种用于形成三维(3D)存储器件的方法。所述方法包括形成第一半导体结构和第二半导体结构，然后键合所述第二半导体结构和所述第一半导体结构，以形成所述3D存储器件。形成所述第一半导体结构包括：在第一衬底上形成第一晶体管，在所述第一晶体管上方设置第一半导体层，以及在所述第一半导体层上形成第二晶体管。所述第一晶体管包括第一栅极电介质层并且所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度。所述第二半导体结构包括存储单元。
在一个实施方式中，设置所述第一半导体层包括晶圆键合、智能切割和/或化学气相沉积。
在一个实施方式中，形成所述第二晶体管包括形成完全耗尽晶体管，其中，所述完全耗尽晶体管包括在操作期间完全耗尽的有源器件区。
在一个实施方式中，形成所述完全耗尽晶体管包括形成垂直延伸穿过所述第一半导体层的源极区/漏极区。
在一个实施方式中，设置所述第一半导体层包括设置具有小于100nm的厚度的所述第一半导体层。
在一个实施方式中，所述方法还包括形成厚度在50nm和100nm之间的范围内的所述第一半导体层。
在一个实施方式中，形成所述第一半导体结构还包括形成垂直穿过所述第一半导体层以电隔离所述第二晶体管的隔离结构。
在一个实施方式中，形成所述第一半导体结构还包括：在设置所述第一半导体层之前，在所述第一晶体管上设置第一绝缘层；以及在所述第一绝缘层中形成第一互连结构，以电连接至所述第一晶体管。
在一个实施方式中，形成所述第一半导体结构还包括：在所述第二晶体管上设置第二绝缘层；以及在所述第二绝缘层中形成第二互连结构，以电连接至所述第二晶体管，其中，所述第二互连结构中的至少一个延伸穿过所述隔离结构并且与所述第一互连结构中的至少一个电连接。
在一个实施方式中，形成所述第二半导体结构包括：在第二半导体层上形成交替的导电层和电介质层的膜堆叠体；形成垂直穿过所述膜堆叠体的存储串；以及在所述膜堆叠体中形成阶梯结构。
在一个实施方式中，形成所述第二半导体结构还包括：在所述膜堆叠体上设置第三绝缘层；以及形成与字线或位线电连接的第三互连结构，其中，在键合所述第二半导体结构和所述第一半导体结构之后，所述第三互连结构中的至少一个与所述第二互连结构中的至少一个电连接。
在一个实施方式中，所述方法还包括：形成垂直穿过所述第二半导体层的贯穿衬底互连；以及形成电连接至所述贯穿衬底互连的接触焊盘，其中，所述接触焊盘和所述膜堆叠体位于所述第二半导体层的相对侧上。
在一个实施方式中，形成所述第二半导体结构还包括形成延伸穿过所述第三绝缘层的触点VIA(垂直互连通路)，其中，所述触点VIA电连接至所述第二互连结构中的至少一个以及所述贯穿衬底互连。
本公开的另一方面提供了一种具有第一半导体结构以及设置在所述第一半导体结构上的第二半导体结构的存储器件。所述第一半导体结构包括：具有第一栅极电介质层的第一晶体管；设置在所述第一晶体管上的第一半导体层；以及设置在所述第一半导体层上的第二晶体管。所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度。所述第二半导体结构包括耦接至所述第一晶体管和所述第二晶体管的存储单元。
在一个实施方式中，所述第一晶体管被配置为以第一电压操作并且所述第二晶体管被配置为以第二电压操作，其中，所述第二电压小于所述第一电压。
在一个实施方式中，所述第一电压高于3.3V。
在一个实施方式中，所述第二电压不高于3.3V。
在一个实施方式中，所述第一晶体管包括第一阈值电压并且所述第二晶体管包括第二阈值电压，所述第二阈值电压的幅度小于所述第一阈值电压的幅度。
在一个实施方式中，所述第一半导体层包括小于100nm的厚度。
在一个实施方式中，所述第一半导体层包括在50nm和100nm之间的范围内的厚度。
在一个实施方式中，所述第二晶体管是在操作期间具有完全耗尽的有源器件区的至少一部分的完全耗尽晶体管。
在一个实施方式中，所述第二晶体管包括垂直延伸穿过所述第一半导体层的源极区/漏极区。
在一个实施方式中，所述第一半导体结构还包括垂直穿过所述第一半导体层以电隔离所述第二晶体管的隔离结构。
在一个实施方式中，所述第一半导体结构还包括：设置在所述第一晶体管上的第一绝缘层以及设置在所述第一绝缘层中的第一互连结构，其中，所述第一互连结构中的至少一个与所述第一晶体管电连接。
在一个实施方式中，所述第一半导体结构还包括：设置在所述第二晶体管上的第二绝缘层；以及设置在所述第二绝缘层中的第二互连结构，其中，所述第二互连结构中的至少一个与第二晶体管电连接。
在一个实施方式中，所述第二互连结构中的至少一个通过延伸穿过所述隔离结构与所述第一互连结构中的至少一个连接。
在一个实施方式中，所述第二半导体结构还包括交替的导电层和电介质层的膜堆叠体以及垂直穿过所述膜堆叠体的存储串。
在一个实施方式中，所述第二半导体结构还包括覆盖所述膜堆叠体的第三绝缘层以及所述第三绝缘层中的第三互连结构，其中，所述第三互连结构与字线、位线或所述第二互连结构中的至少一个电连接。
在一个实施方式中，所述存储器件还包括：第二半导体层；穿过所述第二半导体层的贯穿衬底互连；以及与所述贯穿衬底互连电连接的接触焊盘，其中，所述接触焊盘和所述膜堆叠体位于所述第二半导体层的相对侧上。
在一个实施方式中，所述存储器件还包括穿过所述第三绝缘层的触点垂直互连通路(VIA)，其中，所述触点VIA与所述第二互连结构中的至少一个和所述贯穿衬底互连连接。
本公开的又一方面提供了一种具有第一半导体结构和第二半导体结构的存储器件。所述第一半导体结构包括：第一组外围电路，所述第一组外围电路具有被配置以用第一电压操作的第一晶体管；以及第二组外围电路，所述第二组外围电路具有被配置为以低于所述第一电压的第二电压操作的第二晶体管。所述第二组外围电路设置在所述第一组外围电路上方。所述第二半导体结构包括耦接至所述第一半导体结构的存储单元。
在一个实施方式中，所述第一电压高于3.3V。
在一个实施方式中，所述第二电压不高于3.3V。
在一个实施方式中，所述第一晶体管包括第一栅极电介质层并且所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度。
在一个实施方式中，所述第一晶体管包括第一阈值电压，并且所述第二晶体管包括第二阈值电压，其中，所述第二阈值电压的幅度小于所述第一阈值电压的幅度。
在一个实施方式中，所述第二组外围电路设置在第一半导体层上，并且所述第一半导体层设置在所述第一外围电路上。
在一个实施方式中，所述第一半导体层包括小于100nm的厚度。
在一个实施方式中，所述第一半导体层包括在50nm和100nm之间的范围内的厚度。
在一个实施方式中，所述第二组外围电路还包括垂直穿过所述第一半导体层的隔离结构。
在一个实施方式中，所述第一组外围电路包括第一互连结构并且所述第二组外围电路包括第二互连结构，其中，所述第一互连结构和所述第二互连结构通过延伸穿过所述隔离结构彼此电连接。
在一个实施方式中，所述第二晶体管包括垂直延伸穿过所述第一半导体层的源极区/漏极区。
在一个实施方式中，所述第二组外围电路包括在操作期间具有完全耗尽的有源器件区的完全耗尽晶体管。
在一个实施方式中，所述第一组外围电路包括字线驱动器和/或位线驱动器。
在一个实施方式中，所述第二组外围电路包括页缓冲器、感测放大器和/或输入/输出(I/O)电路。
本公开的又一方面提供了一种包括存储器控制器和存储器件的存储系统。所述存储器件包括第一半导体结构，所述第一半导体结构具有被配置为以第一电压操作的第一组外围电路以及被配置为以低于所述第一电压的第二电压操作的第二组外围电路。所述第二组外围电路设置在所述第一组外围电路上方。所述存储器件还包括第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上方，其中，所述第二半导体结构包括耦接至所述第一半导体结构的存储单元。
本公开的其他方面可以通过本领域技术人员考虑到本公开的说明书、权利要求和附图来理解。
附图说明
附图被并入本文并形成说明书的一部分，示出了本公开的实施方式并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A-1C示出了根据本公开的一些实施方式的具有NAND闪存存储器的存储系统。
图2示出了根据本公开的一些实施方式的NAND闪存存储器的示意性电路图。
图3示出了根据本公开的一些实施方式的三维(3D)NAND闪存存储器的透视图。
图4A示出了根据本公开的一些实施方式的外围电路的截面图。
图4B和4C示出了根据本公开的一些实施方式的三维存储器件的截面图。
图5示出了根据本公开的一些实施方式的三维存储器件。
图6A-6E示出了根据本公开的一些实施方式的用于形成3D存储器件的示范性方法的流程图；以及
图7-12示出了根据本公开的一些实施方式的示范性3D存储器件在图6A-6E中所示的方法的特定制造阶段的示意性截面图。
将参考附图来描述本公开的实施方式。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他的配置和布置。对相关领域的技术人员显而易见的是，本公开还可用于多种其他应用。
要指出的是，在说明书中提到“一个实施方式”、“实施方式”、“示例性实施方式”、“一些实施方式”等表示所描述的实施方式可以包括特定的特征、结构或特性，但未必每个实施方式都包括该特定的特征、结构或特性。此外，这样的术语未必是指相同的实施方式。另外，在结合实施方式描述特定的特征、结构或特性时，结合明确或未明确描述的其他实施方式实现此类特征、结构或特性应在相关领域技术人员的知识范围之内。
通常，可以至少部分根据语境的使用来理解术语。例如，至少部分地取决于语境，可以使用本文中使用的术语“一个或多个”来描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分地取决于语境，诸如“一”、“一个”或“该”的术语也可以被理解为传达单数使用或传达复数使用。
本文中使用的术语“或”是包括性的，更具体而言，术语“A或B”意味着“A、B或A和B二者”。本文中例如通过诸如“要么A，要么B”和“A或B中的一个”来指定排他性的“或”。
应当容易理解，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当按照最宽泛的方式解释，使得“在……上”不仅意味着直接位于某物上，还包括在某物上且其间具有中间特征或层的含义。此外，“在……之上”或者“在……上方”不仅意味着在某物之上或上方的含义，还可以包括在某物之上或在某物上方且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中出于便于说明可以使用空间相对术语，例如，“下面”、“以下”、“下部”、“之上”、“上部”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的装置的不同取向。所述设备可以具有其他取向(旋转90度或者处于其他取向上)，并且同样相应地解释本文中使用的空间相对描述词。
如本文所使用的，术语“衬底”是指向其上增加后续材料的材料。能够对衬底本身进行图案化。在衬底顶部上增加的材料可以被图案化或可以保持为未被图案化。此外，衬底可以包括很宽范围的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或者蓝宝石晶圆等的非导电材料制成。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的同质或异质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间的任何一组横向面之间或者在连续结构的顶表面和底表面处。层可以横向、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层和/或可以其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成触点、互连线和/或垂直互连通路(VIA))以及一个或多个电介质层。
在本公开中，为了容易描述，使用“层(tier)”表示沿垂直方向基本相同高度的元件。例如，字线和下方的栅极电介质层可以被称为“一层”，字线和下方的绝缘层可以一起被称为“一层”，基本相同高度的字线可以被称为“一层字线”或类似等等。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的针对部件或工艺步骤的特性或参数的期望或目标值，以及在期望值以上和/或以下的值范围。所述值范围可能是制造工艺或容限的略微变化导致的。如本文所使用的，术语“大约”表示给定量的值，该值可以基于与主题半导体器件相关联的特定技术节点而变化。基于该特定技术节点，术语“大约”可以表示给定量的值，其例如在所述值的10-30％之内变化(例如，所述值的±10％、±20％或±30％)。
在本公开中，术语“水平/水平地/横向/横向地”意味着标称地平行于衬底的横向表面，并且术语“垂直”或“垂直地”意味着标称地垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(即，本文中的称为“存储串”，例如NAND串的区域)的半导体器件，使得存储串在相对于衬底的垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”意味着标称地垂直于衬底的横向表面。
图1A示出了根据本公开的一些实施方式的具有存储系统10的示范性系统S1的框图。系统S1可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储设备的电子装置。存储系统10(也可以被称为NAND存储系统)包括NAND闪存存储器100和主机控制器20(也被称为存储器控制器)。存储系统10可以通过存储器控制器20与主机计算机15通信，其中存储器控制器20可以经由存储信道30连接至NAND闪存存储器100。在一些实施方式中，存储系统10可以具有多于一个的NAND闪存存储器100，而每个NAND闪存存储器100可以通过存储器控制器20进行管理。
在一些实施方式中，主机计算机15可以包括电子装置的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机计算机15发送将要存储在NAND存储系统或存储系统10处的数据，或者通过读取存储系统10取得数据。
存储器控制器20可以处理从主机计算机15接收的I/O请求，确保数据完整性和有效的存储，并且管理NAND闪存存储器100。存储信道30可以经由数据总线提供存储器控制器20和NAND闪存存储器100之间的数据和控制通信。
存储器控制器20和一个或多个闪存存储器100可以被集成到各种类型的存储器件当中，例如，被包括到同一封装(例如，通用闪速存储(UFS)封装或eMMC封装)内。也就是说，存储系统10可以被实施并且封装到不同类型的终端电子产品当中。在如图1B所示的一个示例中，存储器控制器20和单个NAND闪存存储器100可以被集成到存储器卡26中。存储器卡26可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡26还可以包括将存储器卡26与主机(例如，图1A中的主机计算机15)耦接起来的存储器卡连接器24。在如图1C所示的另一示例中，存储器控制器20和多个NAND闪存存储器100可以被集成到固态驱动器(SSD)27中。SSD 27还可以包括将SSD 27与主机(例如，图1A中的主机计算机15)耦接起来的SSD连接器28。
参考图1A，NAND闪存存储器100(即，“闪存”、“NAND闪存”或“NAND”)可以是存储芯片(封装)、存储管芯或存储管芯的任意部分，并且可以包括一个或多个存储平面101，每个存储平面101可以包括多个存储块103。在每一个存储平面处可以发生相同的和并发的操作。可以是兆字节(MB)大小的存储块是执行擦除操作的最小大小。如图1A中所示，示范性NAND闪存存储器100包括四个存储平面101并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直布设(例如，分别在行和列中)，形成金属线的阵列。位线和字线的方向在图1A中分别被标记为“BL”和“WL”。在本公开中，一个或多个存储块103还可以被称为“存储阵列”或“阵列”。存储阵列是存储器件中的核心区域，执行存储功能。
NAND闪存存储器100还包括外围电路区域105，即围绕存储平面101的区域。外围电路区域105也被称为外围电路，包含用于支持存储阵列的功能的许多数字、模拟和/或混合信号电路，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器60和控制电路70。控制电路70包括寄存器、有源和/或无源半导体器件，例如，晶体管、二极管、电容器、电阻器等，这对本领域技术人员来说是显而易见的。外围电路区域105的控制电路70可以被配置为对存储块103中NAND存储串的选择存储单元启动编程操作。在一些实施方式中，控制电路70通过接口接收来自存储器控制器(例如，存储器控制器20)的编程命令，并且作为响应，将控制信号至少发送至被设置在外围电路区域105中的行解码器/字线驱动器、列解码器/位线驱动器和电压发生器，以启动对选择存储单元的编程操作。
应当注意的是，图1A中存储系统10和NAND闪存存储器100中的电子部件的布设被示为示例。存储系统10和NAND闪存存储器100可以具有其他布设并且可以包括额外的部件。例如，NAND闪存存储器100还可以具有高压电荷泵、I/O电路等。存储系统10还可以包括固件、数据扰码器等。在一些实施方式中，外围电路区域105和存储阵列可以独立形成于单独的晶圆上，然后通过晶圆键合彼此连接。
图2示出了根据本公开的一些实施方式的NAND闪存存储器100的示意图200。NAND闪存存储器100包括一个或多个存储块103。每个存储块103包括存储串212。每个存储串212包括存储单元340。共享同一字线的存储单元340形成存储页348。存储串212还可以在每一端包括至少一个场效应晶体管(例如，MOSFET)，其分别由底部选择栅(BSG)332和顶部选择栅(TSG)334控制。顶部选择晶体管334-T的漏极端子可以连接至位线341，并且底部选择晶体管332-T的源极端子可以连接至阵列公共源极(ACS)346。ACS 346可以由整个存储块中的存储串212共用，并且也被称为公共源极线。
NAND闪存存储器100还可以包括外围电路，所述外围电路包括用于支持存储块103的功能的许多数字、模拟和/或混合信号电路，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器60、控制电路70、电压发生器65和输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如，晶体管、二极管、电容器、电阻器等，这对本领域技术人员来说是显而易见的。
存储块103可以经由字线(“WL”)333、底部选择栅(“BSG”)332和顶部选择栅(“TSG”)334与行解码器/字线驱动器40耦接。存储块103可以经由位线(“BLs”)341与页缓冲器/感测放大器50耦接。行解码器/字线驱动器40可以响应于控制电路70提供的X路径控制信号来选择NAND闪存存储器100上的一个存储块103。行解码器/字线驱动器40可以根据X-路径控制信号将电压发生器65提供的电压传输到字线上。在读取和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收的X-路径控制信号，将读取电压Vread和编程电压Vpgm分别传输到选定的字线并且将通过电压Vpass传输到未选定的字线。
列解码器/位线驱动器60可以根据从控制电路70接收的Y-路径控制信号，将禁止电压Vinhibit传输到未选定的位线并且将选定的位线连接到地。换句话说，列解码器/位线驱动器60可以被配置为根据来自控制电路70的Y-路径控制信号来选择或不选择一个或多个存储串212。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的Y-路径控制信号，从存储块103中读取数据并且将数据编程(写入)至存储块103。例如，页缓冲器/感测放大器50可以将一页要编程的数据存储到一个存储页348中。在另一示例中，页缓冲器/感测放大器50可以执行验证操作，以确保数据已被正确地编程到每个存储单元340中。在又一示例中，在读取操作期间，页缓冲器/感测放大器50可以感测流经位线341并且反映存储单元340的逻辑状态(即，数据)的电流，并且将小信号放大到可测量大小。
输入/输出缓冲器55可以往返于页缓冲器/感测放大器50传输I/O数据并且将地址ADDR或命令CMD传输到控制电路70。在一些实施方式中，输入/输出缓冲器55可以用作存储器控制器20(在图1A中)和NAND闪存存储器100之间的接口。
控制电路70可以响应于由输入/输出缓冲器55传输的命令CMD来控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以对选定的存储单元进行编程。在读取操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以读取选定的存储单元。X-路径控制信号和Y-路径控制信号包括行地址X-ADDR和列地址Y-ADDR，其可以用于定位存储块103中选定的存储单元。行地址X-ADDR可以包括页索引、块索引和平面索引，以分别识别存储页348、存储块103和存储平面101(在图1A中)。列地址Y-ADDR可以识别存储页348的数据中的字节或字。
在一些实施方式中，控制电路70可以包括一个或多个控制逻辑单元。本文所描述的每个控制逻辑单元可以是在处理器上运行的软件模块和/或固件模块(例如，作为控制电路70一部分的微控制器单元(MCU))，或者是有限状态机(FSM)的硬件模块(例如，集成电路(IC，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)等))，或者是软件模块、固件模块和硬件模块的组合。
电压发生器65可以在控制电路70的控制下生成将提供给字线和位线的电压。由电压发生器65生成的电压包括读取电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit等。
在一些实施方式中，NAND闪存存储器100可以基于浮栅技术形成。在一些实施方式中，NAND闪存存储器100可以基于电荷捕获技术形成。基于电荷捕获的NAND闪存存储器可以提供高存储密度和高内在可靠性。存储数据或逻辑状态(例如，存储单元340的阈值电压Vth)取决于存储层中捕获的电荷量。在一些实施方式中，NAND闪存存储器100可以是三维(3D)存储器件，其中存储单元340可以垂直堆叠在彼此的顶部上。
图3示出了根据本公开的一些实施方式的3D NAND闪存存储器的一部分的透视图。3D NAND闪存存储器300可以是NAND闪存存储器100的一部分。在一些实施方式中，3D NAND闪存存储器300示出了NAND闪存存储器100的存储阵列中的结构。3D NAND闪存存储器300可以包括衬底330、衬底330上方的绝缘膜331、绝缘膜331上方的一层底部选择栅(BSG)332、以及堆叠在BSG 332的顶部上的多层控制栅333(也被称为“字线(WL)“)，以形成由交替的导电层和电介质层构成的膜堆叠体335。为了清楚起见，图3中未示出与多层控制栅相邻的电介质层。
每层的控制栅通过穿过膜堆叠体335的缝隙结构216-1和216-2分隔开。3D NAND闪存存储器300还包括在控制栅333的堆叠体上方的一层顶部选择栅(TSG)334。TSG 334、控制栅333和BSG332的堆叠体也被称为“栅电极”。3D NAND闪存存储器300还包括存储串212以及相邻BSG 332之间的衬底330的一部分中的掺杂源极线区344。每个存储串212包括延伸穿过绝缘膜331和交替的导电层和电介质层构成的膜堆叠体335的沟道孔336。存储串212还包括沟道孔336的侧壁上的存储膜337、存储膜337上方的沟道层338以及被沟道层338围绕的核心填充体339。可以在控制栅333(例如，333-1、333-2、333-3)和存储串212的交点处形成存储单元340(例如，340-1、340-2、340-3)。响应于各控制栅的沟道层338的一部分也被称为各存储单元的沟道层338。3D NAND闪存存储器300还包括在TSG 334上方与存储串212连接的位线(BL)341。3D NAND闪存存储器300还包括通过触点结构214与栅电极连接的金属互连线343。在一些实施方式中，膜堆叠体335的边缘被配置为阶梯形状，以实现与每一层栅电极的电连接。
在图3中，出于说明的目的，三层控制栅333-1、333-2和333-3连同一层TSG 334和一层BSG332一起示出。在这个示例中，每个存储串212可以包括三个存储单元340-1、340-2和340-3，分别对应于控制栅333-1、333-2和333-3。在一些实施方式中，控制栅的数量和存储单元的数量可以多于三个，以增大存储容量。3D NAND闪存存储器300还可以包括其他结构，例如，TSG切口、公共源极触点、阵列公共源极和虚设存储串。出于简单起见，在图3中未示出这些结构。
图4A示出了根据本公开的一些实施方式的3D存储器件的外围电路400A的截面图。外围电路400A可以包括外围衬底430，其中外围衬底430可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V族化合物、任何其他适当的材料或其任意组合。在一些实施方式中，该外围衬底430可以在外围器件制造之前被双面抛光。在这一示例中，外围衬底430包括顶侧和底侧(分别也被称为第一侧430-1和第二侧430-2，或正面和背面)上的并且都经过抛光和处理的表面，以提供高质量半导体器件的平滑表面。第一侧430-1和第二侧430-2是外围衬底430的相对侧。
外围电路400A可以包括外围衬底430的第一侧430-1上的一个或多个外围器件450(例如，450-1、450-2、450-3等)。外围器件450可以形成在外围衬底430“上”，其中外围器件450的全部或部分形成在外围衬底430中(例如，在外围衬底430的顶表面以下)和/或直接在外围衬底430上。外围器件450可以包括任何适当的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在所述半导体器件中，p型和/或n型MOSFET(即，CMOS)被广泛实施在逻辑电路设计中，并且在本公开中被用作外围器件450的示例。在这一示例中，外围电路400A也被称为CMOS晶圆400A。
外围器件450可以是p沟道MOSFET或n沟道MOSFET，并且可以包括但不限于由浅沟槽隔离(STI)452围绕的有源器件区、在有源器件区中形成的具有n型或p型掺杂的阱454(例如，454-1、454-2、454-3等)、包括栅极电介质层457，栅极导体459和/或栅极硬掩模的栅极堆叠体456。外围器件450还可以包括源极/漏极扩展部和/或晕环区(在图4A中未示出)、栅极间隔体458以及位于栅极堆叠体的每一侧上的源极/漏极460(例如460-1、460-2等)。外围器件450还可以包括在源极/漏极的顶部中的硅化物触点区(未示出)。其他器件(例如，二极管、电容器、电阻器等)也可以形成在外围衬底430上。
STI 452可以通过使用光刻和蚀刻对衬底进行图案化，填充绝缘材料并且对绝缘材料进行抛光以在外围衬底430上形成共平面的表面来形成。用于STI 452的绝缘材料可以包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。用于STI 452的绝缘材料可以使用诸如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子体(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅射、热氧化或氮化或其组合的技术来进行设置。STI 452的形成还可以包括高温退火步骤，以使所设置的绝缘材料致密化，从而改善电隔离。在一些实施方式中，STI 452在垂直于外围衬底430的垂直方向上比阱454更浅。
外围器件450的阱454可以包括用于n沟道MOSFET 450-2的p型掺杂阱454-2以及用于p沟道MOSFET 450-1的n型掺杂阱454-1，并且分别被称为p阱454-2和n阱454-1。阱454的掺杂剂轮廓和浓度影响外围器件450的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，阱454可以用较低的浓度进行掺杂，并且可以形成低电压p阱或低电压n阱。对于具有高阈值电压Vt的MOSFET，阱454可以用较高的浓度进行掺杂，并且可以形成高电压p阱或高电压n阱。在一些实施方式中，为了提供与p型衬底的电隔离，对于具有高Vt的n沟道MOSFET 450-3(也被称为高电压nMOSFET或HV NMOS 450-3)，可以在高电压p阱454-2的下面形成深n阱454-3。
n阱的形成可以包括任何适当的n型掺杂剂，例如磷、砷、锑等、和/或其任意组合。P阱的形成可以包括任何适当的p型掺杂剂，例如硼。掺杂剂的加入可以通过离子注入后的活化退火来实现，或者通过有源器件区的外延期间的原位掺杂来实现。
外围器件450的栅极堆叠体456可以通过“栅极第一”方案形成，其中栅极堆叠体456在源极/漏极形成之前被设置和图案化。外围器件450的栅极堆叠体456也可以通过“替换”方案形成，其中可以首先形成牺牲栅极堆叠体，然后在源极/漏极形成之后被高k电介质层和栅极导体替换。
在一些实施方式中，栅极电介质层457可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜(例如，氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜)、和/或其组合制成。栅极电介质层457可以通过任何适当的方法设置，例如，CVD、PVD、PECVD、LPCVD、RTCVD、溅射、MOCVD、ALD、热氧化或氮化，或其组合。栅极电介质层457包括厚度t。在一些实施方式中，具有更高Vt的MOSFET的栅极电介质层457比具有更低Vt的MOSFET的栅极电介质层更厚。在一些实施方式中，厚度t是栅极电介质层457的物理厚度。在一些实施方式中，厚度t是考虑到高k电介质膜的介电常数k的有效厚度。
在一些实施方式中，栅极导体459可以由金属或金属合金制成，例如，钨、钴、镍、铜或铝、和/或其组合。在一些实施方式中，栅极导体还可以包括导电材料，例如，氮化钛(TiN)、氮化钽(TaN)等。栅极导体可以通过任何适当的沉积方法形成，例如，溅射、热蒸镀、电子束蒸镀、ALD、PVD、和/或其组合。
在一些实施方式中，栅极导体还可以包括多晶半导体，例如，多晶硅、多晶锗、多晶锗硅和任何其他适当的材料、和/或其组合。在一些实施方式中，多晶材料可以加入任何适当类型的掺杂剂，例如，硼、磷或砷等。在一些实施方式中，栅极导体也可以是具有上述材料的非晶半导体。
在一些实施方式中，栅极导体可以由金属硅化物制成，包括WSix、CoSix、NiSix或AlSix等。金属硅化物材料的形成可以包括使用上述的类似技术形成金属层和多晶半导体。金属硅化物的形成还可以包括对沉积的金属层和多晶半导体层进行热退火处理，然后去除未反应的金属。
栅极间隔体458可以通过设置绝缘材料并且然后执行各向异性蚀刻来形成。用于栅极间隔体458的绝缘材料可以是任何绝缘体，包括氧化硅、氮化硅、氮氧化硅、TEOS、LTO、HTO等。栅极间隔体458可以使用诸如CVD、PVD、PECVD、LPCVD、RTCVD、MOCVD、ALD、溅射或其组合的技术来设置。栅极间隔体458的各向异性蚀刻包括干法蚀刻，例如反应离子蚀刻(RIE)。
源极/漏极460之间的栅极堆叠体456的栅极长度L是MOSFET的重要特征。在MOSFET的工作期间，栅极堆叠体456下面的阱的顶部可以将带电载流子从源极传输到漏极，因此被称为MOSFET的沟道。栅极长度L(也被称为沟道长度)决定了MOSFET的电流大小，并且对逻辑电路来说大大缩小。栅极长度L可以小于大约100nm。在一些实施方式中，栅极长度可以在大约5nm至大约30nm之间。以如此小的尺寸对栅极堆叠体进行图案化是非常具有挑战性的，可以使用包括光学临近校正、双重曝光和/或双重蚀刻、自对准双重图案化等技术。
在一些实施方式中，外围器件450的源极/漏极460结合有高浓度掺杂剂。对于n型MOSFET 450-2，用于源极/漏极460-2的掺杂剂可以包括任何适当的n型掺杂剂，例如，磷、砷、锑等、和/或其任意组合。对于p型MOSFET 450-1，用于源极/漏极460-1的掺杂剂可以包括任何适当的p型掺杂剂，例如，硼。掺杂剂的加入可以通过离子注入，然后进行掺杂剂活化退火来实现。源极/漏极460可以由与外围衬底430相同的材料制成，例如，硅。在一些实施方式中，外围器件450的源极/漏极460可以由不同于外围衬底430的材料制成，以实现高性能。例如，在硅衬底上，p型MOSFETs的源极/漏极460-1可以包括SiGe，n型MOSFETs的源极/漏极460-2可以结合有碳。利用不同材料形成源极/漏极460可以包括回蚀源极/漏极区中的衬底材料，并且使用诸如外延的技术设置新的源极/漏极材料。源极/漏极460的掺杂也可以通过外延期间的原位掺杂来实现。在一些实施方式中，外围器件450(例如，HV NMOS 450-3)可以在漏极460-2和栅极堆叠体456之间具有轻度掺杂的漏极(LDD)460-3。当漏极460-2被施加高电压时，LDD 460-3可以减小电场。
外围器件450还可以沿着栅极堆叠体456的每一侧具有可选的源极/漏极扩展部和/或晕环区(在图4A中未示出)。源极/漏极扩展部和/或晕环区位于栅极堆叠体下面的有源器件区内，其实施主要是为了改善沟道长度小于大约0.5μm的外围器件450的短沟道控制。源极/漏极扩展部和/或晕环区的形成可以类似于源极/漏极460的形成，但可以使用不同的注入条件(例如，剂量、角度、能量、种类等)，以获得优化的掺杂轮廓、深度或浓度。
外围器件450可以在外围衬底430上形成有平面有源器件区(如图4A所示)，其中MOSFET的沟道和电流流动的方向与外围衬底430的表面平行。在一些实施方式中，外围器件450也可以在外围衬底430上形成有3D有源器件区，例如，所谓的“FINFET”，其形状像“FIN”(未示出)；其中MOSFET的栅极堆叠体被包裹在FIN周围，而MOSFET的沟道沿着FIN的三个侧面(栅极下的两个侧壁和顶部)。
在一些实施方式中，外围电路400A可以在第一侧430-1上并且在外围器件450上方包括外围互连结构462，以提供不同外围器件450和外部器件(例如，电源、另一芯片、I/O器件等)之间的电连接。外围互连结构462可以包括一个或多个垂直触点结构464和一个或多个横向导线466(例如，466-1、466-2等)。触点结构464和导线466可以广泛地包括任何适当类型的互连，例如，中间工序(MOL)互连和后道工序(BEOL)互连。外围电路400A中的触点结构464和导线466可以包括任何适当的导电材料，例如，钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金或者其任意组合。导电材料可以通过一种或多种薄膜沉积工艺沉积，例如，化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅射、蒸镀，或其任意组合。
外围电路400A还可以包括外围绝缘层468。外围绝缘层468设置在外围互连结构462上方以提供绝缘，并且可以包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如F-、C-、N-或H-掺杂氧化物)、四乙基正硅酸盐(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如，多孔SiCOH、倍半硅氧烷(SSQ))、或其任意组合。绝缘材料可以通过一种或多种薄膜沉积工艺沉积，例如，CVD、PVD、PECVD、ALD、高密度等离子体CVD(HDP-CVD)、溅射、旋涂、或其任意组合。
在图4A中，两个导电级470-1和470-2(也被称为“金属级”)被示出为示例，其中每个金属级470(例如，470-1或470-2)包括触点结构464和导线466。同一金属级的导线466被设置成与外围衬底430具有相同距离。外围电路400A的金属级470的数量不受限制，并且可以是针对3D存储器的性能优化的任何数量。
外围互连结构462可以通过从外围电路400A的底部到顶部堆叠金属级470形成。在图4A中的外围电路400A的示例中，可以首先形成底部金属级470-1，然后可以在底部金属级470-1的顶部上形成上部金属级470-2。每个金属级470的制造过程可以包括但不限于以金属级所需的厚度设置外围绝缘层468的一部分，使用光刻和干法/湿法蚀刻对外围绝缘层468的所述一部分进行图案化以形成用于触点结构464和导线466的接触孔，设置导电材料以填充用于触点结构464和导线466的接触孔，并且通过使用诸如化学机械抛光(CMP)或反应离子蚀刻(RIE)的平面化工艺去除接触孔外的过多导电材料。
在一些实施方式中，外围电路400A还包括一个或多个衬底触点472，其中衬底触点472提供与外围衬底430的电连接。衬底触点472可以包括一个或多个导电级470，所述导电级470具有多层垂直触点结构464和横向导线466。在图4A中，具有一层触点结构和导线的衬底触点472被示为示例，其中衬底触点472的垂直触点结构延伸穿过外围绝缘层468并且与外围衬底430电接触。在一些实施方式中，外围衬底430是p型，并且衬底触点472可以与p阱454-2接触。
在一些实施方式中，最顶部的导线466(例如，图4A中的466-2)可以被暴露为外围电路400A的顶表面，其中最顶部的导线466-2可以直接与另一芯片或外部设备上的导线连接。
在一些实施方式中，最顶部的导线466-2可以被嵌入外围绝缘层468中(如图4A中所示)，其中导线466的顶部上的绝缘材料在运输或处理过程中提供划伤保护。与最顶部的导线466的电连接可以随后通过形成金属垂直互连通路(VIA)来建立，或者简单通过使用干法/湿法蚀刻回蚀外围绝缘层468来建立。
然而，外围器件450不限于MOSFET。可以在MOSFET的制造期间通过不同的掩模设计和布设同时形成其他器件(例如，二极管、电阻器、电容器、电感器、BJT等)的结构。为了形成除MOSFET之外的器件，可以在MOSFET的工艺流程中增加或修改工艺步骤，例如，为了获得不同掺杂剂分布、膜厚度或材料堆叠体的工艺等。在一些实施方式中，除MOSFET之外的外围器件450也可以利用额外的设计和/或光刻掩模级来制造，以实现特定的电路要求。
在一些实施方式中，多个外围器件450可以用于形成外围电路400A的操作的任何数字、模拟和/或混合信号电路。外围电路400A可以执行例如行/列解码、定时和控制、存储阵列的读取，写入和擦除数据等。
在一些实施方式中，外围电路400A可以包括低压(LV)电路、低低压(LLV)电路和高压(HV)电路。LV电路、LLV电路和HV电路可以包括外围器件450(例如，p沟道MOSFET 450-1、n沟道MOSFET 450-2和/或HV NMOS 450-3)。在一些实施方式中，LLV电路可以被配置为在0.9V和2.0V之间的电压范围内工作。在一个示例中，LLV电路可以被配置为在大约1.2V的电压下工作。在一些实施方式中，LV电路可以被配置为在2V和3.3V之间的电压范围内工作。在一个示例中，LV电路可以被配置为在大约3.3V的电压下工作。在一些实施方式中，HV电路可以被配置为在大于3.3V的电压下工作，例如，在5V和35V之间。在一些实施方式中，HV电路可以被配置为在大约15V至大约35V的电压范围内工作，或在大约18V至大约30V的电压范围内工作。应当理解的是，上述的电压范围是出于示例的目的并且不是限制性的。LV电路、LLV电路和HV电路可以使用任何其他适当的电压范围。
在一些实施方式中，HV电路可以包括一个或多个驱动器，所述驱动器通过字线、位线、公共源极线等耦接到存储阵列，并且被配置为在执行存储器操作(例如，读取、编程或擦除)时，通过向字线、位线、公共源极线等施加适当电平的电压来驱动存储阵列。在一个示例中，HV电路可以包括字线驱动器(例如，图1A和图2中的行解码器/字线驱动器40)，其可以在编程操作期间向字线施加在例如10V和30V范围内的编程电压(Vpgm)或通过电压(Vpass)。在另一示例中，HV电路可以包括位线驱动器(例如，图1A和2中的列解码器/位线驱动器60)，其可以在擦除操作期间向位线施加在例如20V和35V范围内的擦除电压(Verase)。在一些实施方式中，LV电路可以包括页缓冲器(例如，图1A和2中的页缓冲器/感测放大器50)，所述页缓冲器被配置为暂时存储从存储阵列中读取或被编程到存储阵列的数据。页缓冲器可以在例如3.3V的电压下工作。在一些实施方式中，LLV电路可以包括I/O电路(例如，图2中的I/O缓冲器55)，所述I/O电路被配置为3D NAND闪存存储器和存储器控制器之间的接口。I/O电路可以在例如1.2V的电压下工作。
为了增大三维(3D)存储器件(例如，3D NAND闪存存储器件)的存储容量，膜堆叠体335中交替的导电层和电介质层的数量已经大大增加。随着3D结构的深宽比的增大，外围电路变得更加复杂。由于尺寸的缩小，外围电路的器件设计和制造工艺可能更具挑战性。在一个示例中，外围电路和存储阵列可以被制造在不同的衬底上，例如，分别在“CMOS晶圆”和“阵列晶圆”上，并且可以被键合在一起，以形成3D存储器件。在一些实施方式中，如下面结合附图所描述的，阵列晶圆可以被翻转并且朝下面向CMOS晶圆以进行混合键合，使得在键合的非单片式3D存储器件中，阵列晶圆位于CMOS晶圆上方。应当理解的是，在一些其他实施方式中，阵列晶圆保留为键合的非单片式3D存储器件的衬底，而CMOS晶圆被翻转并且朝下面向阵列晶圆以进行混合键合。
为了实现不同电路的优化性能，可以根据电路工作的电压将外围电路分为两组或更多组电路。例如，外围电路可以包括第一组外围电路和第二组外围电路，其中第一组外围电路包括HV电路，并且第二组外围电路包括LV电路和/或LLV电路。
图4B和4C示出了根据本公开的一些实施方式的存储器件400B和400C。存储器件400B和400C二者都包括第一组外围电路410和第二组外围电路412，第一组外围电路410和第二组外围电路412可以被制造在两个不同的衬底(例如，第一衬底430和第二衬底431)上，然后可以通过晶圆键合集成在一起，以形成像图4A中所示的外围电路400A那样的功能外围电路。在一个实施方式中，第一组外围电路410包括HV电路，第二组外围电路412包括LV电路和/或LLV电路。存储器件400B和400C还包括被制造在第三衬底432上的存储阵列404。在一个实施方式中，第三衬底432包括在12μm和20μm之间的范围内的厚度。在存储器件400B中，存储阵列404可以堆叠在第一组外围电路410上，第二组外围电路412可以堆叠在存储阵列404上。在存储器件400C中，第二组外围电路412可以堆叠在第一组外围电路410上，并且存储阵列404可以堆叠在第二组外围电路412上。在一个实施方式中，存储阵列404可以与第二组外围电路412倒装键合。在键合之后，第一组外围电路410和第二组外围电路412可以支持存储阵列404的功能。
在图4B-4C中，第一组外围电路400B和第二组外围电路400C包括外围器件，例如，分别制造在第一衬底430和第二衬底431上的第一晶体管450和第二晶体管451。第一组外围电路400B的第一晶体管450和第二组外围电路400C的第二晶体管451可以包括传统的平面MOSFET(如图4B和4C中所示)，其中相邻的外围器件可以通过STI 452电隔离。为了支持HV应用，第一晶体管450可以包括比第二晶体管451更厚的栅极电介质层，并且可以有更高的阈值电压。因为图2中的控制电路70可以与第二组外围电路412一起构建，所以第二晶体管451的性能在存储器件400B和400C的整体性能中可能是至关重要的。结果，期望进一步改善第二组外围电路412的第二晶体管451，例如，通过形成完全耗尽晶体管，以降低短沟道效应并且改善开关速度。
图5示出了根据本公开的一些实施方式的存储器件500。存储器件500包括第一半导体结构502(也被称为“CMOS晶圆”)和第二半导体结构504(也被称为“阵列晶圆”)，其中第二半导体结构504被设置在第一半导体结构502上。第二半导体结构504可以包括存储阵列506。第一半导体结构502可以包括外围电路，类似于图4A中所示的外围电路400A，被配置为支持存储阵列506的操作。图4A中的外围电路400A包括HV、LV和LLV电路以及支持HV、LV和LLV电路的各种外围器件450，所有这些都形成在衬底430上。相比之下，第一半导体结构502的外围电路包括第一组外围电路510和第二组外围电路512，其中第二组外围电路512可以堆叠在第一衬底530上的第一组外围电路510之上。第一组外围电路510被配置为以第一电压工作，第二组外围电路512被配置为以低于第一电压的第二电压工作。在一些实施方式中，第一电压可以高于3.3V。第一组外围电路510可以包括HV电路。在一些实施方式中，第二电压可以小于或等于3.3V，并且第二组外围电路512可以包括LV电路和LLV电路。例如，第一组外围电路510可以包括字线驱动器和位线驱动器，并且第二组外围电路可以包括页缓冲器、感测放大器和输入/输出(I/O)电路。第一组外围电路510和第二组外围电路512可以类似于图4A中的外围电路400A。为了简单起见，下面将只讨论其不同之处。
在一些实施方式中，第二组外围电路512可以被设置在第一组外围电路510之上，并且第二半导体结构504可以被设置在第二组外围电路512之上。存储阵列506的字线和位线可以被电连接到第一组外围电路510和第二组外围电路512中的至少一个。换句话说，第一半导体结构502中的第一组外围电路510和第二组外围电路512可以一起工作，以支持第二半导体结构504中的存储单元的存储操作。在一些实施方式中，存储器件500还包括第一半导体结构502和第二半导体结构504之间的键合接口590。
第一组外围电路510包括第一晶体管550，并且第二组外围电路512包括第二晶体管551。第一晶体管550和第二晶体管551可以具有与图4A中描述的外围器件450类似的结构。与外围器件450相似，第一晶体管550可以包括p沟道MOSFET和/或n沟道MOSFET。类似地，第二晶体管551也可以包括p沟道MOSFET和/或n沟道MOSFET。第一晶体管550中的每一个可以包括由第一隔离结构552包围的第一有源器件区555，并且第二晶体管551中的每一个可以包括由第二隔离结构553包围的第二有源器件区554。与外围器件450类似，第一晶体管550中的每一个还包括具有第一栅极电介质层557的栅极堆叠体，并且第二晶体管551中的每一个包括具有第二栅极电介质层558的栅极堆叠体。还与外围器件450相似，第一晶体管550中的每一个可以包括位于栅极堆叠体的每一侧上的第一源极区/漏极区560，并且第二晶体管551中的每一个可以包括位于栅极堆叠体的每一侧上的第二源极区/漏极区561。
为了有助于第一组外围电路510以第一电压操作以及第二组外围电路512以第二电压操作，第一晶体管550和第二晶体管551也可以分别以第一电压和第二电压操作。在一些实施方式中，第一晶体管550可以具有第一阈值电压并且第二晶体管551可以具有第二阈值电压，其中第一阈值电压的幅度大于第二阈值电压的幅度。在一些实施方式中，第一晶体管550可以具有第一栅极电介质层557并且第二晶体管551可以具有第二栅极电介质层558，其中第一栅极电介质层557的厚度大于第二栅极电介质层558的厚度。在一些实施方式中，第一栅极电介质层557和第二栅极电介质层558的厚度是指物理厚度。在一些实施方式中，第一栅极电介质层557和第二栅极电介质层558的厚度是指考虑到介电常数k的栅极电介质层的有效厚度。例如，即使物理厚度是相同的，具有更高介电常数的电介质材料(例如，高k电介质材料)可以具有比更低介电常数的电介质材料(例如，氧化硅材料)的更小的有效厚度。
在一些实施方式中，第一组外围电路510和第一晶体管550可以被设置在类似于图4A中的外围衬底430的第一衬底530上。第二组外围电路512和第二晶体管551可以被设置在第一半导体层531上。第一半导体层531可以被设置在第一组外围电路510和第一晶体管550之上。在一些实施方式中，第一半导体层531的厚度小于100nm。在一些实施方式中，第一半导体层531的厚度在50nm和100nm的范围内。第一半导体层531可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)、氮化镓、III-V族化合物、任何其他适当的材料或其任意组合。第一半导体层531可以通过使用例如化学气相沉积、键合或智能切割、化学机械抛光等形成。
在一些实施方式中，第一半导体结构502还包括被设置在第一晶体管550上的一个或多个第一绝缘层568(类似于图4A中的外围绝缘层468)。第一半导体结构502还可以包括被设置在第一绝缘层568中的第一互连结构562(类似于图4A中的外围互连结构462)。在一些实施方式中，第一互连结构562可以为第一组外围电路510、第二组外围电路512和存储阵列506中的至少一个提供互连。例如，第一互连结构562可以与第一晶体管550、第二晶体管551和存储单元340中的至少一个电连接。
在一些实施方式中，第一半导体结构502还包括被设置在第二晶体管551和第一半导体层531上的一个或多个第二绝缘层569(类似于图4A中的外围绝缘层468)。第一半导体结构502还可以包括被设置在第二绝缘层569中的第二互连结构563(类似于图4A中的外围互连结构462)。在一些实施方式中，第二互连结构563可以为第一组外围电路510、第二组外围电路512和存储阵列506中的至少一个提供互连。例如，第二互连结构563可以与第一晶体管550、第二晶体管551和存储单元340中的至少一个电连接。在一些实施方式中，第二互连结构563和第一互连结构562可以电连接。
在一些实施方式中，第一和第二绝缘层568/569可以包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如，F-、C-、N-或H-掺杂氧化物)、四乙基正硅酸盐(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如，多孔SiCOH、倍半硅氧烷(SSQ))、或其任意组合。在一些实施方式中，第一和第二互连层562/563还可以包括一个或多个互连结构，例如，一个或多个垂直触点结构和一个或多个横向导线，其可以包括任何适当的导电材料(例如，钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金、或其任意组合)。
在一些实施方式中，第一组外围电路510包括类似于图4A中的STI 452的第一隔离结构552。在一些实施方式中，第二组外围电路512包括垂直穿过第一半导体层531的第二隔离结构553，以隔离相邻的第二晶体管551。在一些实施方式中，第二隔离结构553垂直延伸到第一绝缘层568和第二绝缘层569中。
在一些实施方式中，第二晶体管551可以是完全耗尽晶体管，其中第二晶体管551的第二有源器件区554的至少一部分在工作期间可以被完全耗尽。在一些实施方式中，每个第二晶体管551的第二源极区/漏极区561垂直延伸穿过第一半导体层531。例如，每个第二晶体管551的第二源极区/漏极区561可以在垂直于第一半导体层531的垂直方向上邻接第一绝缘层568。应该注意的是，图5中所示的第二晶体管551是平面晶体管，其中第二有源器件区554是平面的，与第一半导体层531平行，并且栅极堆叠体(包括第二栅极电介质层558和栅极导体)也是平面的。然而，第二晶体管551不限于平面晶体管，可以包括任何适当的三维晶体管，例如，FINFET、栅极全环绕晶体管、纳米线晶体管等，其中第二有源器件区可以具有形成在第一半导体层中的三维结构，并且栅极堆叠体可以围绕三维有源器件区形成。
第二半导体结构504的存储阵列506可以包括如图1A和2中所示的一个或多个存储块103，并且可以具有类似于图3中所示的3D NAND闪存存储器300的三维结构。存储阵列506包括交替的导电层和电介质层的膜堆叠体，其与图3中的膜堆叠体335相似。第二半导体结构504还包括多个类似于图3中的存储串212的存储串，所述存储串垂直穿过膜堆叠体335。每个存储串212包括垂直堆叠的存储单元，其类似于图3中的存储单元340。存储单元340可以在膜堆叠体335的导电层和存储串之间的交叉处形成。存储阵列506还可以包括被设置在膜堆叠体335中的阶梯结构。每个存储单元340可以通过字线和位线(类似于图3中的位线341)寻址。膜堆叠体335的导电层可以用作存储阵列506的栅电极，其中栅电极中的一些可以是字线333。存储阵列506的字线和位线可以通过第二互连结构563和第一互连结构562电连接到第一晶体管550和/或第二晶体管551。在一些实施方式中，存储阵列的公共源极线也可以与第一晶体管550和/或第二晶体管551电连接。
第二半导体结构504还可以包括被设置在膜堆叠体335上的第二半导体层532。在一些实施方式中，第二半导体层532可以是衬底并且可以类似于图4A中所示的外围衬底430。第二半导体层532可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)、氮化镓、III-V族化合物、任何其他适当的材料或其任意组合。在一些实施方式中，第二半导体层532的厚度可以在0.1μm到800μm的范围内。在一些实施方式中，第二半导体层532可以使用晶圆研磨、化学机械抛光、湿法/干法蚀刻等方法进行减薄。在这一示例中，第二半导体层532的厚度可以在12μm到20μm的范围内。
在一些实施方式中，第二半导体层532可以包括第一侧532-1和第二侧532-2。第一侧532-1和第二侧532-2是第二半导体层532的相对侧。在一些实施方式中，第二半导体结构504还可以包括被设置在第二半导体层532的第二侧532-2上的接触焊盘580，其中接触焊盘580和膜堆叠体335位于第二半导体层532的相对侧上。在一些实施方式中，第二半导体结构504还可以包括贯穿衬底互连572。贯穿衬底互连572垂直穿过第二半导体层532以及与贯穿衬底互连572电连接的接触焊盘580。贯穿衬底互连572还可以与触点VIA(垂直互连通路)574连接，以与第一互连结构562和第二互连结构563连接。
第二半导体结构504还可以包括覆盖膜堆叠体335的第三绝缘层570。第二半导体结构504还可以包括被设置在第三绝缘层570中的第三互连结构564。第三互连结构564可以与存储单元的字线和位线电连接。第三互连结构564还可以通过第一互连结构562和第二互连结构563与第一组外围电路510和第二组外围电路512电连接。与第一绝缘层568类似，第三绝缘层570可以包括绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如，F-、C-、N-或H-掺杂氧化物)、四乙基正硅酸盐(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k电介质材料(例如，多孔SiCOH)、倍半硅氧烷(SSQ)、或其任意组合。与第一互连结构562相似，第三互连结构564还可以包括一个或多个互连结构，例如，一个或多个垂直触点结构以及一个或多个横向导线，其可以包括任何适当的导电材料，例如，钨(W)、钴(Co)、铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)、镍、硅化物(WSix、CoSix、NiSix、AlSix等)、金属合金、或其任意组合。
参考6A-6E，示出了根据本公开的一些实施方式的用于形成3D存储器件的示范性方法的流程图。应当理解的是，图6A-6E中所示的操作和/或步骤并非穷尽的并且其他操作也可以在任何所示的操作之前、之后或之间执行。图7-12示出了根据本公开的一些实施方式的示范性3D存储器件在图6A-6E中所示的方法的特定制造阶段的示意性截面图。
如图6A中所示，方法600在操作S100开始，在此期间，可以形成包括第一组外围电路510和第二组外围电路512的第一半导体结构502(在图5中)。
操作S100可以包括图6B中的步骤S102-S110。在步骤S102，可以在第一衬底530上形成第一晶体管550，其中在图7中示出了相应的结构700。在一些实施方式中，第一衬底530可以包括任何适当的半导体材料，所述半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或其任何适当的组合。第一衬底530可以是单层衬底或多层衬底，例如，单晶硅单层衬底、多晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。在一些实施方式中，第一衬底530可以是减薄的衬底(例如，半导体层)，其是通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)或其任意组合减薄的。
第一衬底530上的第一晶体管550可以包括具有高于3.3V的操作电压的任何适当的HV晶体管，例如，在大约15V至大约35V的范围内，或在大约18V至大约30V的范围内。第一晶体管550可以用于具有高于3.3V的操作电压的第一组外围电路510中。在一个实施方式中，第一晶体管550可以具有第一栅极电介质层557，并且第二晶体管551可以具有第二栅极电介质层558，其中第一栅极电介质层557的厚度大于第二栅极电介质层558的厚度。在一些实施方式中，第一隔离结构552可以形成于第一衬底530的上部，以隔离相邻的第一晶体管550。从而可以针对每个第一晶体管550形成第一衬底530中的被第一隔离结构552围绕的第一有源区555。在一些实施方式中，还可以在第一衬底530上形成一些第二晶体管551。
在步骤S104，第一绝缘层568可以被设置在第一衬底530和第一晶体管550上。第一互连结构562可以形成在第一绝缘层568中。第一互连结构562可以与第一晶体管550连接。在一些实施方式中，第一绝缘层568可以通过薄膜沉积工艺形成，例如，ALD、CVD、PVD、任何其他适当的工艺、或其任意组合。第一绝缘层568可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。第一互连结构562可以通过一个或多个蚀刻和填充工艺在第一绝缘层568中形成。例如，在用于形成第一绝缘层568的一个或多个薄膜沉积工艺之后或之间，可以执行任何适当的蚀刻工艺，以在第一绝缘层568的一部分中形成开口(例如，通过湿法蚀刻和/或干法蚀刻)。随后可以通过使用ALD、CVD、PVD、任何其他适当的工艺或其任意组合，通过一个或多个填充工艺来利用导电材料填充开口。用于形成第一互连结构562的导电材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施方式中，可以使用其他导电材料来填充开口，以用作阻挡层、粘附层和/或种子层(未示出)。
在一些实施方式中，第一互连结构562可以包括多层，并且每个第一互连结构562可以包括形成在所述多层中的多个触点。例如，如图7中所示，第一互连结构562可以包括一个或多个由导电材料制成的垂直触点和水平导线并且可以在多个触点形成工艺中形成，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任意组合。例如，用于形成多个触点的制造工艺可以包括在第一绝缘层568中形成一个或多个导电层和一个或多个触点层。导电层可以通过任何适当的前道工序(FEOL)方法形成。
如图6B中所示，操作S100还可以包括在第一晶体管550和第一互连结构562上方的第一绝缘层568上设置第一半导体层531的步骤S106。在图8中示出了相应的结构800。在一些实施方式中，第一半导体层531可以具有大约10nm至大约100nm范围内的厚度。在一些实施方式中，第一半导体层531的厚度可以在大约50nm到大约100nm的范围内。在一些实施方式中，第一半导体层531可以包括任何适当的半导体材料，其可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或其任意适当的组合。第一半导体层531可以通过使用诸如CVD、ALD、PVD等的薄膜沉积工艺沉积在第一绝缘层568上。在一些实施方式中，第一半导体层531可以通过使用键合工艺以将晶体硅或硅锗的薄层转移到第一绝缘层568上来形成。例如，可以首先将在绝缘体的顶部上包括薄硅层的绝缘体上硅(SOI)衬底或晶圆键合到第一绝缘层568，其中薄硅层面向第一绝缘层568。然后，SOI衬底的背面上的处理晶圆可以被选择性地移除绝缘体。在移除绝缘体之后，SOI衬底的薄硅层可以被转移。在一些实施方式中，在被键合至第一绝缘层568之后，第一半导体层531可以进一步通过研磨、湿法/干法蚀刻、化学机械抛光(CMP)、智能切割或其任意组合来减薄。
如图6B中所示，操作S100还可以包括步骤S108，其中可以在第一半导体层531上形成第二晶体管551。在图9中示出了相应的结构900。还可以形成垂直穿过第一半导体层531的第二隔离结构553，以隔离相邻的第二晶体管551。从而可以针对每个第二晶体管551形成在第一半导体层531中被第二隔离结构553围绕的第二有源器件区554。第二绝缘层569可以被设置在第一半导体层531和第二晶体管551上。
在一些实施方式中，第二晶体管551可以用于第二组外围电路512，其包括具有低于例如3.3V的操作电压的LV和LLV电路。例如，第二晶体管551可以具有在大约2.2V至大约3.3V范围内的操作电压。在一些实施方式中，第二晶体管551可以具有在大约0.9V至大约1.8V范围内的操作电压。第二晶体管551可以用于第二组外围电路512，第二组外围电路512要求的操作电压低于第一组外围电路510的操作电压。在一些实施方式中，第二晶体管551可以用于页缓冲器、解码器(例如，行和/或列解码器)、锁存器、输入/输出信号电路等。当第一半导体层531的厚度小于例如100nm时，形成在第一半导体层531上的第二晶体管551可以是完全耗尽晶体管，其中第二晶体管551的第二有源器件区554的至少一部分可以在操作期间被完全耗尽。完全耗尽晶体管可以使短沟道效应最小化并且提供快的开关速度。
在一些实施方式中，第二绝缘层569可以通过使用诸如ALD、CVD、PVD或其任意组合的薄膜沉积工艺在第一半导体层531和第二晶体管551上形成。第二绝缘层569可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
如图6B中所示，操作S100还可以包括在第二绝缘层569中形成第二互连结构563的步骤S110。在图10中示出了相应的结构1000。第二互连结构563的一些部分可以与第二晶体管220电连接。第二互连结构563的一些部分可以通过一个或多个第一互连结构562与第一晶体管550电连接。
第二互连结构563可以通过一个或多个蚀刻和填充工艺在第二绝缘层569中形成。例如，在用于形成第二绝缘层569的一个或多个薄膜沉积工艺之后或之间，可以执行任何适当的蚀刻工艺，以在第二绝缘层569的一部分中形成开口(例如，通过湿法蚀刻和/或干法蚀刻)。然后可以通过使用ALD、CVD、PVD、任何其他适当的工艺或其任意组合，通过一个或多个填充工艺来利用导电材料填充开口。用于形成第二互连结构563的导电材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物、或其任意组合。在一些实施方式中，可以使用其他导电材料来填充开口，以用作阻挡层、粘附层和/或种子层(未示出)。
在一些实施方式中，第二互连结构563可以包括多层，并且每个第二互连结构563可以包括形成在所述多层中的多个触点。例如，如图10中所示，第二互连结构563可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘和/或由导电材料制成的任何其他适当的导电结构，并且可以在多个触点形成工艺中形成，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。例如，用于形成多个触点的制造工艺可以包括在第二绝缘层569中形成一个或多个导电层和一个或多个触点层。导电层可以通过任何适当的前道工序(FEOL)方法形成。
在一些实施方式中，第二互连结构563可以穿过第二隔离结构553并且可以通过一个或多个第一互连结构562与第一晶体管550电连接。在这种情况下，可以执行蚀刻工艺，以形成一个或多个穿过第二隔离结构553和第一绝缘层568的上部的开口，从而暴露一个或多个第一互连结构562的上表面。可以在一个或多个开口中填充导电材料，以形成穿过第二隔离结构553并且与一个或多个第一互连结构562接触的第二互连结构563。
如图10中所示，第一半导体结构502可以包括：第一衬底530；形成在第一衬底530上的第一晶体管550；第一衬底530和第一晶体管550上的第一绝缘层568；与第一晶体管550连接的第一互连结构562；第一绝缘层568上的第一半导体层531；形成在第一半导体层531上的第二晶体管551。穿过第一半导体层531并且隔离相邻的第二晶体管551的第二隔离结构553；第二晶体管551、第一半导体层531、第二隔离结构553和第二互连结构563上的第二绝缘层569；以及通过第一互连结构562与第二晶体管551和/或第一晶体管550电连接的第二互连结构563。
参考图6A，方法600包括操作S200。在操作S200，可以形成具有存储阵列506的第二半导体结构504。图11中示出了相应的结构1100。在一些实施方式中，可以在第二半导体层532上形成包括存储串212和阶梯结构的存储阵列506。第三绝缘层570可以被设置在第二半导体层532和存储阵列506上。用于贯穿衬底互连572的触点VIA 574可以形成在第三绝缘层570中。第三互连结构564可以形成在第三绝缘层570中，以与存储串212、阶梯结构的导电层(例如，与字线连接)、与存储串212的沟道层的顶部连接的沟道插塞(例如，与位线连接)以及触点VIA 574电连接。
操作S200可以包括图6C中的步骤S202-S206。在步骤S202，可以在第二半导体层532上形成存储阵列506。
在一些实施方式中，第二半导体层532可以是衬底，并且可以包括任何适当的半导体材料，所述半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或其任何适当的组合。在一些实施方式中，第二半导体层532可以是减薄的衬底，其中减薄工艺可以包括研磨、湿法/干法蚀刻、化学机械抛光(CMP)、或其任意组合。在一些实施方式中，第二半导体层532可以是单层衬底或多层衬底，例如，单晶硅单层衬底、多晶硅(多晶硅)单层衬底、多晶硅和金属多层衬底等。
在一些实施方式中，存储阵列506可以包括图3中的3D NAND闪存存储器300，其包括垂直延伸穿过第二半导体层532上的交替的导电层和电介质层的膜堆叠体335的NAND串212(也被称为存储串212)。膜堆叠体335中导电层和电介质层对的数量(例如64、96、128等)可以决定存储阵列506中的存储单元的数量。膜堆叠体335中导电层和电介质层可以在垂直方向上交替布置。导电层可以均具有相同的厚度或具有不同的厚度。类似地，电介质层可以均具有相同的厚度或不同的厚度。导电层可以包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(多晶硅)、掺杂硅、硅化物、或其任意组合。电介质层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施方式中，导电层包括金属层，例如，W，并且电介质层包括氧化硅。在一些实施方式中，膜堆叠体335中的导电层可以用作存储单元的字线333。
如图11中所示，在沿着横向的一个或多个侧面上，膜堆叠体335可以包括一个或多个阶梯结构。每一级阶梯结构可以包括一个或多个导电层和电介质层对，每一导电层和电介质层对包括导电层和电介质层。每一级阶梯结构中的顶层可以是用于垂直方向上的互连的导电层。在一些实施方式中，每两相邻级阶梯结构在垂直方向上偏移标称上相同的距离，并且在横向方向上偏移标称上相同的距离。对于每两相邻级阶梯结构，更接近第二半导体层532的第一级可以比第二级在横向上延伸得更远，从而在第一级上形成用于垂直方向互连的“焊盘区”。
在一些实施方式中，每个NAND串212可以包括垂直延伸穿过膜堆叠体335的存储膜和沟道层。在一些实施方式中，沟道层包括硅，例如，非晶硅、多晶硅、或单晶硅。在一些实施方式中，围绕沟道层外表面的存储膜是复合层，其包括隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻挡层。每个NAND串212可以具有圆柱形状(例如，柱形)。根据一些实施方式，沿着从中心向柱的外表面的方向依次布置半导体沟道、隧穿层、存储层和阻挡层。隧穿层可以包括氧化硅、氮化硅、或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或其任意组合。阻挡层可以包括氧化硅、氮化硅、高介电常数(高k)电介质、或其任意组合。
如图6C中所示，操作S200还可以包括在第二半导体层532和存储阵列506上形成第三绝缘层570以及在第三绝缘层570中形成触点VIA 574的步骤S204。在一些实施方式中，触点VIA 574可以与字线、位线(或与NAND串212的沟道层连接的沟道插塞)和/或第二半导体层532电连接。在一个实施方式中，触点VIA 574垂直穿过第三绝缘层570。
如图11中所示，在一些实施方式中，可以通过使用诸如ALD、CVD、PVD等、或其任意组合的薄膜沉积工艺将第三绝缘层570形成为覆盖第二半导体层532和存储阵列506。第三绝缘层570可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。可以执行CMP工艺，以使第三绝缘层570的顶表面平面化。
在一些实施方式中，触点VIA 574可以包括利用导电材料填充的开口(例如，VIA孔或沟槽)，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任意组合。触点VIA 574可以通过使用例如光刻、蚀刻、薄膜沉积和CMP的工艺形成。例如，可以首先通过湿法蚀刻和/或干法蚀刻形成垂直开口，然后使用ALD、CVD、PVD、任何其他适当的工艺或其任意组合利用导电材料填充垂直开口。
如图6C中所示，操作S200还可以包括形成第三互连结构564的步骤S206。可以在第三绝缘层570中形成第三互连结构564。第三互连结构564可以与字线333、位线和/或触点VIA 574电连接。即，存储阵列506中存储串212的存储单元可以耦接至第三互连结构564。第三互连结构564可以通过一种或多种蚀刻和填充工艺形成。例如，可以在用于形成第三绝缘层570的一个或多个薄膜沉积工艺之后或之间，执行任何适当的蚀刻工艺以在第三绝缘层570的一部分中形成开口(例如，通过湿法蚀刻和/或干法蚀刻)。然后可以紧接着一个或多个填充工艺，以通过使用ALD、CVD、PVD、任何其他适当的工艺或其任意组合来利用导电材料填充开口。用于形成多个第三互连结构564的导电材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物、或其任意组合。在一些实施方式中，使用其他导电材料来填充开口，以用作阻挡层、粘附层和/或种子层(未示出)。
在一些实施方式中，第三互连结构564可以包括多层，并且每个第三互连结构564可以包括在所述多层中形成的多个触点。例如，如图11中所示，第三互连结构564可以包括一个或多个触点、单层/多层过孔、导线、插塞、焊盘、和/或由导电材料制成的任何其他适当的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任意组合，并且所述第三互连结构564可以在多个触点形成工艺中形成。例如，用于形成多个触点的制造工艺可以包括在第三绝缘层570中形成一个或多个导电层以及一个或多个触点层。导电层可以通过任何适当的后道工序(BEOL)方法形成。
参考图6A，方法600还包括操作S300。在操作S300，第二半导体结构504可以被翻转并且与第一半导体结构502键合。操作S300可以包括图6D中的步骤S302-S304。在步骤S302，第二半导体结构504可以朝着第一半导体结构502面朝下翻转。因此，第二半导体层532的暴露表面变为第二半导体结构504的顶表面，并且第三绝缘层570的暴露表面和第三互连结构564的暴露表面可以变为第二半导体结构504的底表面。
操作S300还可以包括将第二半导体结构504和第一半导体结构502键合在一起以形成存储器件500的步骤S304。在图12中再次示出了相应的结构1200，其中结构1200与图5中的存储器件500类似。在一些实施方式中，结构1200(也被称为存储器件1200)包括键合界面590。键合界面590位于第二半导体结构504的底表面和第一半导体结构502的顶表面之间。因此，键合界面590包括两个电介质层之间(例如，夹在第二绝缘层569和第三绝缘层570之间)的电介质界面部分，以及两个导电层之间(例如，夹在第二互连结构563和第三互连结构564之间)的导电界面部分。
在一些实施方式中，键合界面590的导电界面部分可以包括任何适当的导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。在一些实施方式中，键合界面590的电介质界面部分的材料可以与第二绝缘层569和第三绝缘层570的材料不同。在一些实施方式中，键合界面590的电介质界面部分可以包括氮化碳材料，并且可以作为保护层或阻挡层，以消除键合界面590、第二互连结构563和第三互连结构564的导电界面部分的金属扩散。
在一些实施方式中，第二半导体结构504和第一半导体结构502之间的混合键合可以包括任何适当的键合工艺或其组合。例如，键合界面可以通过键合界面的两侧上的电介质层和/或导电层之间的化学键形成。作为另一示例，键合界面可以通过键合界面的两侧上的电介质层和/或导电层之间的物理作用(例如，互扩散)形成。在一些实施方式中，键合界面可以在键合工艺之前对键合界面的两侧的表面进行等离子体处理或热处理之后形成。
参考图6A，方法600还包括操作S400。在操作S400，如图12中所示，接触焊盘580可以被形成为与贯穿衬底互连572接触。操作S400可以包括图6E中的步骤S402-S406。在步骤S402，第二半导体层532可以被向下减薄。在一些实施方式中，第二半导体层532可以通过包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他适当的工艺或其任意组合的工艺来减薄。在一些其他实施方式中，原来的第二半导体层532可以被完全去除，并且由具有不同半导体材料(例如，多晶硅)的新的第二半导体层532替代。
如图6E中所示，操作S400可以包括形成穿过第二半导体层532的贯穿衬底互连572的步骤S404。如图12中所示，在一些实施方式中，贯穿衬底互连572可以与触点VIA 574接触。贯穿衬底互连572可以通过任何适当的触点形成方法形成，其包括多种工艺，例如，光刻、蚀刻、薄膜沉积和CMP。在一些实施方式中，可以通过任何适当的方法(例如，湿法蚀刻、干法蚀刻和/或等离子体蚀刻等)形成穿过第二半导体层532的垂直开口，以暴露贯穿衬底互连572。随后的沉积工艺可以使用ALD、CVD、PVD、任何其他适当的工艺或其任意组合，利用导电材料来填充垂直开口。用于填充垂直开口的导电材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施方式中，其他导电材料也可以用作阻挡层、粘附层和/或种子层。
如图6E中所示，操作S400还可以包括形成与贯穿衬底互连572接触的接触焊盘580的步骤S406。应当理解的是，用于形成接触焊盘580的接触工艺可以包括多个工艺，例如，光刻、蚀刻、薄膜沉积和CMP。在一些实施方式中，可以在第二半导体层532上形成硬掩模层(未示出)，并且可以通过使用硬掩模层的湿法蚀刻和/或干法蚀刻在硬掩模层中形成至少一个垂直开口。因此，贯穿衬底互连572的端面可以通过垂直开口暴露。随后的沉积工艺可以用于利用导电材料填充垂直开口，例如，通过使用ALD、CVD、PVD、任何其他适当的工艺、或其任意组合。用于接触焊盘580的导电材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施方式中，其他导电材料也可以被用作阻挡层、粘附层和/或种子层。可以在第二半导体层532上形成保护层595，并且可以形成触点开口以暴露接触焊盘580。保护层595可以包括任何适当的绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、聚合物、聚酰亚胺、旋涂玻璃等。
因此，提供了一种3D存储器件及其制造方法。在所公开的3D存储器件中，HV CMOS器件(例如，第一晶体管)可以形成在第一衬底上，而完全耗尽LV/LLV器件(例如，第二晶体管)可以形成在第一半导体层(例如，SiGe层)上，其厚度小于第二晶体管的耗尽宽度。通过使用完全耗尽晶体管和穿过第一半导体层的隔离结构，可以减小寄生电容，并且3D存储器件的器件性能可以得到显著地改善。此外，通过在存储阵列的背面上形成接触焊盘，3D存储器件的外围电路可以从3D存储器件的背面连接出来。因此，可以减小3D存储器件的尺寸并且可以增大3D存储器件的集成度。
综上所述，本公开提供了一种用于形成三维(3D)存储器件的方法。所述方法包括形成第一半导体结构和第二半导体结构，然后键合所述第二半导体结构和所述第一半导体结构，以形成3D存储器件。所述第一半导体结构的形成包括在第一衬底上形成第一晶体管，在所述第一晶体管上方设置第一半导体层，并且在所述第一半导体层上形成第二晶体管。所述第一晶体管包括第一栅极电介质层，所述第二晶体管包括厚度小于所述第一栅极电介质层的厚度的第二栅极电介质层。所述第二半导体结构包括存储单元。
本公开还提供了一种存储器件，其具有第一半导体结构以及设置在所述第一半导体结构上的第二半导体结构。所述第一半导体结构包括具有第一栅极电介质层的第一晶体管、设置在所述第一晶体管上的第一半导体层以及设置在所述第一半导体层上的第二晶体管。所述第二晶体管包括厚度小于第一栅极电介质层的厚度的第二栅极电介质层。所述第二半导体结构包括与所述第一晶体管和所述第二晶体管耦接的存储单元。
本公开还提供了一种具有第一半导体结构和第二半导体结构的存储器件。所述第一半导体结构包括：第一组外围电路，其具有被配置为以第一电压操作的第一晶体管；以及第二组外围电路，其具有被配置为以低于所述第一电压的第二电压操作的第二晶体管。所述第二组外围电路设置在所述第一组外围电路上方。所述第二半导体结构包括与所述第一半导体结构耦接的存储单元。
本公开还提供了一种包括存储器控制器和存储器件的存储系统。所述存储器件包括第一半导体结构，其具有被配置为以第一电压操作的第一组外围电路以及被配置为以低于第一电压的第二电压操作的第二组外围电路。所述第二组外围电路被设置在所述第一组外围电路上方。所述存储器件还包括设置在所述第一半导体结构上的第二半导体结构，其中所述第二半导体结构包括与所述第一半导体结构耦接的存储单元。
本公开的其他方面可以由本领域的技术人员根据本公开的说明书、权利要求和附图来理解。
对特定实施方式的上述说明将完全地展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施方式的各种应用进行修改和/或调整。因此，根据本文给出的公开和指导，此类调整和修改旨在处于本文所公开实施方式的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述公开和指导进行解释。
上文借助于对所指定的功能及其关系的实施方式进行举例说明的功能构建块描述了本公开的实施方式。为了描述的方便起见，本文任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施方式，因此，发明内容和摘要部分并非意在通过任何方式限制本公开和所附权利要求。
本公开的宽度和范围不应由上述示例性实施方式中的任何示例性实施方式限制，而是仅根据所附权利要求及其等价方案来限定。

Claims (45)

1.一种用于形成三维(3D)存储器件的方法，包括：
形成第一半导体结构，包括：
在第一衬底上形成第一晶体管，其中，所述第一晶体管包括第一栅极电介质层；
在所述第一晶体管上方设置第一半导体层；以及
在所述第一半导体层上形成第二晶体管，其中，所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度；
形成包括存储单元的第二半导体结构；以及
键合所述第二半导体结构和所述第一半导体结构。
2.根据权利要求1所述的方法，其中，设置所述第一半导体层包括晶圆键合、智能切割和/或化学气相沉积。
3.根据权利要求1所述的方法，其中，形成所述第二晶体管包括形成完全耗尽晶体管，其中，所述完全耗尽晶体管包括在操作期间完全耗尽的有源器件区。
4.根据权利要求3所述的方法，其中，形成所述完全耗尽晶体管包括形成垂直延伸穿过所述第一半导体层的源极区/漏极区。
5.根据权利要求1所述的方法，其中，设置所述第一半导体层包括设置具有小于100nm的厚度的所述第一半导体层。
6.根据权利要求5所述的方法，还包括：
形成厚度在50nm和100nm之间的范围内的所述第一半导体层。
7.根据权利要求1所述的方法，其中，形成所述第一半导体结构还包括形成垂直穿过所述第一半导体层以电隔离所述第二晶体管的隔离结构。
8.根据权利要求7所述的方法，其中，形成所述第一半导体结构还包括：
在设置所述第一半导体层之前，在所述第一晶体管上设置第一绝缘层；以及
在所述第一绝缘层中形成第一互连结构，以电连接至所述第一晶体管。
9.根据权利要求8所述的方法，其中，形成所述第一半导体结构还包括：
在所述第二晶体管上设置第二绝缘层；以及
在所述第二绝缘层中形成第二互连结构，以电连接至所述第二晶体管，其中，所述第二互连结构中的至少一个延伸穿过所述隔离结构并且与所述第一互连结构中的至少一个电连接。
10.根据权利要求9所述的方法，其中，形成所述第二半导体结构包括：
在第二半导体层上形成交替的导电层和电介质层的膜堆叠体；
形成垂直穿过所述膜堆叠体的存储串；以及
在所述膜堆叠体中形成阶梯结构。
11.根据权利要求10所述的方法，其中，形成所述第二半导体结构还包括：
在所述膜堆叠体上设置第三绝缘层；以及
形成与字线或位线电连接的第三互连结构，其中，在键合所述第二半导体结构和所述第一半导体结构之后，所述第三互连结构中的至少一个与所述第二互连结构中的至少一个电连接。
12.根据权利要求11所述的方法，还包括：
形成垂直穿过所述第二半导体层的贯穿衬底互连；以及
形成电连接至所述贯穿衬底互连的接触焊盘，其中，所述接触焊盘和所述膜堆叠体位于所述第二半导体层的相对侧上。
13.根据权利要求12所述的方法，其中，形成所述第二半导体结构还包括形成延伸穿过所述第三绝缘层的触点VIA(垂直互连通路)，其中，所述触点VIA电连接至所述第二互连结构中的至少一个以及所述贯穿衬底互连。
14.一种存储器件，包括：
第一半导体结构，包括：
第一晶体管，所述第一晶体管包括第一栅极电介质层；
第一半导体层，所述第一半导体层设置在所述第一晶体管上；以及
第二晶体管，所述第二晶体管设置在所述第一半导体层上，其中，所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度；以及
第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上，其中，所述第二半导体结构包括耦接至所述第一晶体管和所述第二晶体管的存储单元。
15.根据权利要求14所述的存储器件，其中，所述第一晶体管被配置为以第一电压操作并且所述第二晶体管被配置为以第二电压操作，其中，所述第二电压小于所述第一电压。
16.根据权利要求15所述的存储器件，其中，所述第一电压高于3.3V。
17.根据权利要求15所述的存储器件，其中，所述第二电压不高于3.3V。
18.根据权利要求14所述的存储器件，所述第一晶体管包括第一阈值电压并且所述第二晶体管包括第二阈值电压，所述第二阈值电压的幅度低于所述第一阈值电压的幅度。
19.根据权利要求14所述的存储器件，其中，所述第一半导体层包括小于100nm的厚度。
20.根据权利要求19所述的存储器件，其中，所述第一半导体层包括在50nm和100nm之间的范围内的厚度。
21.根据权利要求14所述的存储器件，其中，所述第二晶体管是在操作期间具有完全耗尽的有源器件区的至少一部分的完全耗尽晶体管。
22.根据权利要求21所述的存储器件，其中，所述第二晶体管包括垂直延伸穿过所述第一半导体层的源极区/漏极区。
23.根据权利要求14所述的存储器件，其中，所述第一半导体结构还包括垂直穿过所述第一半导体层以电隔离所述第二晶体管的隔离结构。
24.根据权利要求23所述的存储器件，其中，所述第一半导体结构还包括：
设置在所述第一晶体管上的第一绝缘层；以及
设置在所述第一绝缘层中的第一互连结构，其中，所述第一互连结构中的至少一个与所述第一晶体管电连接。
25.根据权利要求24所述的存储器件，其中，所述第一半导体结构还包括：
设置在所述第二晶体管上的第二绝缘层；以及
设置在所述第二绝缘层中的第二互连结构，其中，所述第二互连结构中的至少一个与第二晶体管电连接。
26.根据权利要求25所述的存储器件，其中，所述第二互连结构中的至少一个通过延伸穿过所述隔离结构与所述第一互连结构中的至少一个连接。
27.根据权利要求14所述的存储器件，其中，所述第二半导体结构还包括：
交替的导电层和电介质层的膜堆叠体；以及
垂直穿过所述膜堆叠体的存储串。
28.根据权利要求27所述的存储器件，其中，所述第二半导体结构还包括：
覆盖所述膜堆叠体的第三绝缘层；以及
所述第三绝缘层中的第三互连结构，其中，所述第三互连结构与字线、位线、或所述第二互连结构中的至少一个电连接。
29.根据权利要求28所述的存储器件，还包括：
第二半导体层；
穿过所述第二半导体层的贯穿衬底互连；以及
与所述贯穿衬底互连电连接的接触焊盘，其中，所述接触焊盘和所述膜堆叠体位于所述第二半导体层的相对侧上。
30.根据权利要求29所述的存储器件，还包括：
穿过所述第三绝缘层的触点垂直互连通路(VIA)，其中，所述触点VIA与所述第二互连结构中的至少一个和所述贯穿衬底互连连接。
31.一种存储器件，包括：
第一半导体结构，所述第一半导体结构包括：
第一组外围电路，所述第一组外围电路包括被配置为以第一电压操作的第一晶体管；以及
第二组外围电路，所述第二组外围电路包括被配置为以低于所述第一电压的第二电压操作的第二晶体管，其中，所述第二组外围电路设置在所述第一组外围电路上方；以及
第二半导体结构，所述第二半导体结构包括耦接至所述第一半导体结构的存储单元。
32.根据权利要求31所述的存储器件，其中，所述第一电压高于3.3V。
33.根据权利要求31所述的存储器件，其中，所述第二电压不高于3.3V。
34.根据权利要求31所述的存储器件，其中，所述第一晶体管包括第一栅极电介质层并且所述第二晶体管包括第二栅极电介质层，所述第二栅极电介质层的厚度小于所述第一栅极电介质层的厚度。
35.根据权利要求31所述的存储器件，其中，所述第一晶体管包括第一阈值电压，并且所述第二晶体管包括第二阈值电压，其中，所述第二阈值电压的幅度小于所述第一阈值电压的幅度。
36.根据权利要求31所述的存储器件，其中，所述第二组外围电路设置在第一半导体层上，并且所述第一半导体层设置在所述第一外围电路上。
37.根据权利要求36所述的存储器件，其中，所述第一半导体层包括小于100nm的厚度。
38.根据权利要求36所述的存储器件，其中，所述第一半导体层包括在50nm和100nm之间的范围内的厚度。
39.根据权利要求38所述的存储器件，其中，所述第二组外围电路还包括垂直穿过所述第一半导体层的隔离结构。
40.根据权利要求39所述的存储器件，其中，所述第一组外围电路包括第一互连结构并且所述第二组外围电路包括第二互连结构，其中，所述第一互连结构和所述第二互连结构通过延伸穿过所述隔离结构彼此电连接。
41.根据权利要求36所述的存储器件，其中，所述第二晶体管包括垂直延伸穿过所述第一半导体层的源极区/漏极区。
42.根据权利要求31所述的存储器件，其中，所述第二组外围电路包括在操作期间具有完全耗尽的有源器件区的完全耗尽晶体管。
43.根据权利要求31所述的存储器件，其中，所述第一组外围电路包括字线驱动器和/或位线驱动器。
44.根据权利要求31所述的存储器件，其中，所述第二组外围电路包括页缓冲器、感测放大器和/或输入/输出(I/O)电路。
45.一种存储系统，包括：
存储器控制器；以及
存储器件，所述存储器件包括：
第一半导体结构，所述第一半导体结构包括：
第一组外围电路，所述第一组外围电路被配置为以第一电压操作；以及
第二组外围电路，所述第二组外围电路被配置为以低于所述第一电压的第二电压操作，其中，所述第二组外围电路设置在所述第一组外围电路上方；以及
第二半导体结构，所述第二半导体结构设置在所述第一半导体结构上，其中，所述第二半导体结构包括耦接至所述第一半导体结构的存储单元。
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