CN118073362A - 半导体器件、射频芯片及电子设备 - Google Patents

Abstract

本申请公开了一种半导体器件、射频芯片及电子设备，属于半导体技术领域。半导体器件包括具有顶硅层的绝缘体上硅衬底、位于顶硅层上表面的栅极走线、多个第一接触孔、多个第二接触孔、第一金属件和第二金属件；其中，相邻的第一接触孔和第二接触孔之间的间距大于目标距离，目标距离为第一接触孔和第二接触孔分别位于所处区域中部，且沿第二方向正对的情况下的间距，第二方向与第一方向垂直；和/或第一金属件和第二金属件的相对的两边平行，且至少一个接触孔与相对的两边之一平齐。通过增大相邻的接触孔之间的间距，可以减小接触孔之间以及接触孔与栅极走线之间的寄生电容，提高器件性能。

Description

半导体器件、射频芯片及电子设备

技术领域

本申请属于半导体技术领域，尤其涉及一种半导体器件、射频芯片及电子设备。

背景技术

SOI(Silicon-On-Insulator，绝缘体上硅)器件设计中，寄生电容对器件性能有重要的影响。其中，绝缘体上硅衬底通过接触结构引出源端和漏端，两部分接触结构之间设有栅极走线，因此源端、漏端和栅极走线之间均会产生寄生电容，影响SOI器件的性能。

发明内容

本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种半导体器件、射频芯片及电子设备，减小接触孔之间以及接触孔与栅极走线之间的寄生电容，提高器件性能。

第一方面，本申请提供了一种半导体器件，包括：

绝缘体上硅衬底，具有顶硅层；

栅极走线，形成于顶硅层的上表面，且在顶硅层的上表面限定出分隔的第一区域和第二区域；

多个第一接触孔，形成于顶硅层的上表面的第一区域内，且沿第一方向布置；

多个第二接触孔，形成于顶硅层的上表面的第二区域内，且沿第一方向布置；

第一金属件，与多个第一接触孔连接；

第二金属件，与多个第二接触孔连接；

其中，相邻的第一接触孔和第二接触孔之间的间距大于目标距离，目标距离为第一接触孔和第二接触孔分别位于所处区域中部，且沿第二方向正对的情况下的间距，第二方向与第一方向垂直；和/或

第一金属件和第二金属件的相对的两边平行，且至少一个接触孔与相对的两边之一平齐。

根据本申请的半导体器件，绝缘体上硅衬底上设有第一接触孔和第二接触孔，第一接触孔用于引出源端(或漏端)和第二接触孔用于引出漏端(或源端)，通过增大相邻的第一接触孔和第二接触孔之间的间距，可以减小接触孔之间以及接触孔与栅极走线之间的寄生电容，提高器件性能。

根据本申请的一个实施例，沿第一方向，第一接触孔和第二接触孔交错布置。

根据本申请的一个实施例，沿第二方向，接触孔与所处区域的侧边之间的间距小于接触孔与栅极走线之间的间距。

根据本申请的一个实施例，沿第二方向，第一接触孔和第二接触孔正对布置，且接触孔与所处区域的侧边之间的第一间距小于接触孔与栅极走线之间的第二间距。

根据本申请的一个实施例，相对的两边均沿第一方向布置，各接触孔均与对应的两边之一平齐。

根据本申请的一个实施例，第一金属件和第二金属件均为非等宽件，相对的两边均与第一方向形成第一夹角，第一夹角大于0。

第二方面，本申请还提供了一种射频芯片，包括根据前述的半导体器件。

第三方面，本申请还提供了一种电子设备，包括根据前述的射频芯片。

根据本申请的射频芯片和电子设备，所采用的半导体器件受到的寄生电容的干扰更小，芯片及设备的性能更高。

本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是一种半导体器件的截面图；

图2是相关技术中的一种半导体器件的接触结构示意图；

图3是本申请实施例提供的一种半导体器件的接触结构示意图之一；

图4是本申请实施例提供的一种半导体器件的接触结构示意图之二；

图5是本申请实施例提供的一种半导体器件的接触结构示意图之三；

图6是本申请实施例提供的一种半导体器件的接触结构示意图之四；

图7是本申请实施例提供的一种半导体器件的接触结构示意图之五；

图8是本申请实施例提供的一种半导体器件的接触结构示意图之六；

图9是本申请实施例提供的一种半导体器件的接触结构示意图之七。

附图标记：

绝缘体上硅衬底10，绝缘衬底11，捕陷层12，埋氧层13和顶层硅14，栅极走线20，栅极介质层21，栅极金属22，第一接触孔30，第二接触孔40，第一金属件50，第二金属件60。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出。在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。

应当明白，当元件或层被称为“在......上”、“与......相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在......上”、“与......直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

参照图1和图2，图1示出了一种半导体器件的截面图，图2示出了一种半导体器件的接触结构示意图。本申请的提供了一种半导体器件。

半导体器件可以为SOI器件，如RF-SOI(射频绝缘体上硅)。半导体器件包括绝缘体上硅衬底10、栅极走线20、第一接触孔30、第二接触孔40、第一金属件50和第二金属件60。绝缘体上硅衬底10包括从下往上依次层叠的绝缘衬底11、捕陷层12、埋氧层13和顶层硅14。其中，在一些类型的SOI器件中，绝缘体上硅衬底10也可以不包括捕陷层12。

栅极走线20包括栅极介质层21和栅极金属22。栅极介质层21涂覆于顶层硅14上，栅极金属22可以贴附于栅极介质层21上。如图2所示，作为一种示例，栅极走线20可以呈T字型。

顶层硅14中可以形成源极接触和漏极接触，第一金属件50通过第一接触孔30与源极接触(或漏极接触)形成导电连接，以引出源端(或漏端)，第二金属件60通过第二接触孔40与漏极接触(或源极接触)形成导电连接，以引出漏端(或源端)。关于绝缘体上硅衬底10中各层的结构和材料已有成熟的技术，本实施方式在此不再赘述。

通常，第一接触孔30的数量为多个，且均与一个第一金属件50连接；第二接触孔40的数量为多个，且均与一个第二金属件60连接。第一接触孔30和第二接触孔40之间、第一金属件50和第二金属件60之间、栅极走线20与各接触孔或各金属件之间均会产生寄生电容，进而影响SOI器件的性能。

本申请提出的半导体器件，通过增大相邻的第一接触孔和第二接触孔之间的间距，可以减小接触孔之间以及接触孔与栅极走线之间的寄生电容，提高器件性能。

参照图3、图4和图5，图3、图4和图5示出了一种半导体器件的接触结构示意图。本申请的一个实施例提供了一种半导体器件。在本实施方式中，绝缘体上硅衬底10具有顶硅层14；栅极走线20形成于顶硅层14的上表面，且在顶硅层14的上表面限定出分隔的第一区域A和第二区域B；多个第一接触孔30形成于顶硅层14的上表面的第一区域A内，且沿第一方向布置；多个第二接触孔40形成于顶硅层14的上表面的第二区域B内，且沿第一方向布置；其中，相邻的第一接触孔30和第二接触孔40之间的间距d1大于目标距离d2，目标距离为第一接触孔30和第二接触孔40分别位于所处区域中部，且沿第二方向正对的情况下的间距，第二方向与第一方向垂直。

作为一种示例，栅极走线20呈T字型，其中竖直部分将顶硅层14的上表面划分为第一区域A和第二区域B。该竖直部分布置于上表面的中部，即第一区域A和第二区域B的长和宽可以相同。

以图3所示出的平面为例，第一方向可以为上下方向，第二方向为左右方向，竖直部分沿上下方向布置。在第一区域A内，各第一接触孔30沿上下方向对齐布置。在第二区域B内，各第二接触孔40沿上下方向对齐布置。图3中所示出的方形接触孔仅为示例，还可以为圆形等，本实施方式对此不加以限制。

与第一接触孔30相邻的第二接触孔40是指与该第一接触孔30距离最近的第二接触孔40，与第二接触孔40相邻的第一接触孔30是指与该第二接触孔40距离最近的第一接触孔30。

以图2所示的接触结构示意图为例，相邻的第一接触孔30和第二接触孔40是指沿左右方向对齐的第一接触孔30和第二接触孔40。以图3所示的接触结构示意图为例，相邻的第一接触孔30和第二接触孔40是指斜相对的第一接触孔30和第二接触孔40。

目标距离d2是指沿左右方向对齐的位于第一区域A中部的第一接触孔30和位于第二区域B中部的第二接触孔40之间的距离，该目标距离d2可以参照图2所示出的接触结构示意图中的第一接触孔30和第二接触孔40之间的距离。其中，所处区域中部是指接触孔与所处区域左右两侧的边缘之间的距离相等。

在一些实施例中，第一接触孔30与栅极走线20之间的距离与第二接触孔40与栅极走线20之间的距离可以相等。由此，第一接触孔30的排布轨迹与第二接触孔40的排布轨迹沿栅极走线20左右对称。

由于相邻的第一接触孔30和第二接触孔40之间的间距d1大于目标距离d2，第一接触孔30和第二接触孔40之间产生的寄生电容较小，对SOI器件的影响更小。

根据本申请的半导体器件，绝缘体上硅衬底10上设有第一接触孔30和第二接触孔40，第一接触孔30用于引出源端(或漏端)，第二接触孔40用于引出漏端(或源端)，通过增大相邻的第一接触孔30和第二接触孔40之间的间距，可以减小接触孔之间以及接触孔与栅极走线20之间的寄生电容，提高器件性能。

继续参照图3，在一些实施例中，沿第一方向，第一接触孔30和第二接触孔40交错布置。

在本实施方式中，第一接触孔30和第二接触孔40在第一方向上的投影不重叠，因此在第一方向上，第一接触孔30和第二接触孔40交替布置。由此相邻的第一接触孔30和第二接触孔40之间呈倾斜布置，从而在有限的空间内增大了相邻的第一接触孔30和第二接触孔40之间的间距。

作为一种示例，第二接触孔40和斜上方相对的第一接触孔30之间的间距与和斜下方相对的第一接触孔30之间的间距相同。由此，在第一方向上，第一接触孔30和第二接触孔40按照均匀的间距交替布置。

继续参照图4，沿第二方向，接触孔与所处区域的侧边之间的间距小于接触孔与栅极走线之间的间距。

在本实施方式中，第一区域A位于栅极走线20的左侧，第二区域B位于栅极走线20的右侧。第一接触孔30与第一区域A的左侧边之间的间距小于第一接触孔30与栅极走线20之间的间距。第二接触孔40与第二区域B的右侧边之间的间距小于第二接触孔40与栅极走线20之间的间距。

第一接触孔30和第二接触孔40可以靠近各自所处区域的边缘布置，从而进一步增大第一接触孔30和第二接触孔40之间的间距d1，降低寄生电容；此外，还可以降低第一接触孔30和栅极走线20之间的寄生电容，以及第二接触孔40与栅极走线20之间的寄生电容。

在另一些实施例中，第一接触孔30和第二接触孔40在第一方向上的投影也可以部分重叠，同时第一接触孔30和第二接触孔40可以靠近各自所处区域的边缘布置。由此，在第一方向上可以设置更多的第一接触孔30和第二接触孔40，从而可以在减少接触孔之间以及接触孔与栅极走线20之间的寄生电容的情况下，增加接触孔的数量，减少源端和漏端与金属件之间的接触电阻。

继续参照图5，沿第二方向，第一接触孔30和第二接触孔40正对布置，且接触孔与所处区域的侧边之间的第一间距小于接触孔与栅极走线之间的第二间距。

在本实施方式中，第一接触孔30和第二接触孔40沿左右方向对齐。第一接触孔30与第一区域A的左侧边之间的间距小于第一接触孔30与栅极走线20之间的间距。第二接触孔40与第二区域B的右侧边之间的间距小于第二接触孔40与栅极走线20之间的间距。

由于第一接触孔30和第二接触孔40可以靠近各自所处区域的边缘布置。可以在减少接触孔之间以及接触孔与栅极走线20之间的寄生电容的情况下，在第一方向上可以设置更多的第一接触孔30和第二接触孔40，增加接触孔的数量，减少源端和漏端与金属件之间的接触电阻。

在一些实施例中，多个第一接触孔30连接有第一金属件50，多个第二接触孔40连接有第二金属件60，第一金属件50和第二金属件60的相对的两边平行，且至少一个接触孔与相对的两边之一平齐。

在本实施方式中，至少一个第一接触孔30与第一金属件50朝向第二金属件60的侧边平齐，或者至少一个第二接触孔40与第二金属件60朝向第一金属件50的侧边平齐。第一金属件50朝向第二金属件60的侧边与第二金属件60朝向第一金属件50的侧边平行，第一金属件50和第二金属件60之间各处的间距相同。

由于金属件至少需要完全覆盖接触孔，因此将部分金属件与接触孔平齐布置，使得金属件之间尽量远离，可以减少第一金属件50和第二金属件60之间的寄生电容，也可以减少金属件与栅极走线20之间的寄生电容。

参照图6，图6示出了一种半导体器件的接触结构示意图。在一些实施例中，相对的两边均沿第一方向布置，各接触孔均与对应的两边之一平齐。

在本实施方式中，第一金属件50朝向第二金属件60的侧边与第一方向平行，第二金属件60朝向第一金属件50的侧边与第一方向平行，由于两侧边与接触孔的排布方向平行，故所有的第一接触孔30与第一金属件50朝向第二金属件60的侧边平齐，所有的第二接触孔40与第二金属件60朝向第一金属件50的侧边平齐。第一金属件50和第二金属件60之间的间距达到最大值，降低第一金属件50和第二金属件60之间和金属件与栅极走线20之间的寄生电容。

参照图7，图7示出了一种半导体器件的接触结构示意图。在一些实施例中，第一金属件50和第二金属件60均为非等宽件，相对的两边均与第一方向形成第一夹角，第一夹角大于0。

在本实施方式中，第一金属件50朝向第二金属件60的侧边与第一方向倾斜布置，第二金属件60朝向第一金属件50的侧边与第一方向倾斜布置，也可以降低第一金属件50和第二金属件60之间和金属件与栅极走线20之间的寄生电容。

其中，第一金属件50背向第二金属件60的侧边与朝向第二金属件60的侧边沿第一方向镜像对称，第二金属件60背向第一金属件50的侧边与朝向第一金属件50的侧边沿第一方向镜像对称。在第一方向上，第一金属件50和第二金属件60的各处宽度不同，从而减小了金属件的尺寸。

在另一些实施例中，第一金属件50背向第二金属件60的侧边可以与第一方向平行，第二金属件60背向第一金属件50的侧边可以与第一方向平行。

参照图8和图9，图8和图9示出了一种半导体器件的接触结构示意图。本申请的一个实施例还提供了一种半导体器件。在本实施方式中，绝缘体上硅衬底10具有顶硅层14；栅极走线20形成于顶硅层14的上表面，且在顶硅层14的上表面限定出分隔的第一区域A和第二区域B；多个第一接触孔30形成于顶硅层14的上表面的第一区域A内，且沿第一方向布置；多个第二接触孔40形成于顶硅层14的上表面的第二区域B内，且沿第一方向布置；多个第一接触孔30连接有第一金属件50，多个第二接触孔40连接有第二金属件60，第一金属件50和第二金属件60的相对的两边平行，且至少一个接触孔与相对的两边之一平齐。

在本实施方式中，可以不对接触孔的位置进行调整，而仅对第一金属件50和第二金属件60的布置位置进行调整，以减少第一金属件50和第二金属件60之间的寄生电容，和金属件与栅极走线20之间的寄生电容。

如图8所示，第一接触孔30和第二接触孔40沿左右方向对齐。第一金属件50朝向第二金属件60的侧边与第一方向平行，第二金属件60朝向第一金属件50的侧边与第一方向平行，由于两侧边与接触孔的排布方向平行，故所有的第一接触孔30与第一金属件50朝向第二金属件60的侧边平齐，所有的第二接触孔40与第二金属件60朝向第一金属件50的侧边平齐。第一金属件50和第二金属件60之间的间距达到最大值，降低第一金属件50和第二金属件60之间和金属件与栅极走线20之间的寄生电容。

如图9所示，第一接触孔30和第二接触孔40沿左右方向对齐。第一金属件50朝向第二金属件60的侧边与第一方向倾斜布置，第二金属件60朝向第一金属件50的侧边与第一方向倾斜布置，也可以降低第一金属件50和第二金属件60之间和金属件与栅极走线20之间的寄生电容。其中，第一金属件50背向第二金属件60的侧边与朝向第二金属件60的侧边沿第一方向镜像对称，第二金属件60背向第一金属件50的侧边与朝向第一金属件50的侧边沿第一方向镜像对称。在第一方向上，第一金属件50和第二金属件60的各处宽度不同，从而减小了金属件的尺寸。

根据本申请的半导体器件，绝缘体上硅衬底10上设有第一接触孔30和第二接触孔40，第一接触孔30和第一金属件50用于引出源端(或漏端)，第二接触孔40和第二金属件60用于引出漏端(或源端)，通过增大第一金属件50和第二金属件60之间的间距，可以减小金属件之间以及金属件与栅极走线20之间的寄生电容，提高器件性能。

本申请的一个实施例还提供了一种射频芯片，包括根据前述的半导体器件。半导体器件的结构可以参照前述实施例，本实施方式在此不再赘述。

在本实施方式中，半导体器件实现为RF-SOI器件。射频芯片可以集成如低噪声放大器(LNA)、射频开关以及天线调谐器等，RF-SOI器件可以用于制造上述各电路，使得各电路具有高品质、低损耗、低噪声等射频性能。

根据本申请的射频芯片，所采用的半导体器件受到的寄生电容的干扰更小，芯片及设备的性能更高。

本申请的一个实施例还提供了一种电子设备，包括根据前述的射频芯片。射频芯片的结构可以参照前述实施例，本实施方式在此不再赘述。

在本实施方式中，电子设备利用上述射频芯片实现射频功能，此类电子设备可以汽车、物联网设备或者智能手机等。

根据本申请的射频芯片和电子设备，所采用的半导体器件受到的寄生电容的干扰更小，芯片及设备的性能更高。

尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (8)

1.一种半导体器件，其特征在于，包括：

绝缘体上硅衬底，具有顶硅层；

栅极走线，形成于所述顶硅层的上表面，且在所述顶硅层的所述上表面限定出分隔的第一区域和第二区域；

多个第一接触孔，形成于所述顶硅层的所述上表面的所述第一区域内，且沿第一方向布置；

多个第二接触孔，形成于所述顶硅层的所述上表面的所述第二区域内，且沿所述第一方向布置；

第一金属件，与所述多个第一接触孔连接；

第二金属件，与所述多个第二接触孔连接；

其中，相邻的所述第一接触孔和所述第二接触孔之间的间距大于目标距离，所述目标距离为所述第一接触孔和所述第二接触孔分别位于所处区域中部，且沿第二方向正对的情况下的间距，所述第二方向与所述第一方向垂直；和/或

所述第一金属件和所述第二金属件的相对的两边平行，且至少一个接触孔与所述相对的两边之一平齐。

2.根据权利要求1所述的半导体器件，其特征在于，沿所述第一方向，所述第一接触孔和所述第二接触孔交错布置。

3.根据权利要求2所述的半导体器件，其特征在于，沿所述第二方向，接触孔与所处区域的侧边之间的间距小于所述接触孔与所述栅极走线之间的间距。

4.根据权利要求1所述的半导体器件，其特征在于，沿所述第二方向，所述第一接触孔和所述第二接触孔正对布置，且接触孔与所处区域的侧边之间的第一间距小于所述接触孔与所述栅极走线之间的第二间距。

5.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述相对的两边均沿所述第一方向布置，各接触孔均与对应的所述两边之一平齐。

6.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述第一金属件和所述第二金属件均为非等宽件，所述相对的两边均与所述第一方向形成第一夹角，所述第一夹角大于0。

7.一种射频芯片，其特征在于，包括根据权利要求1-6中任一项所述的半导体器件。

8.一种电子设备，其特征在于，包括根据权利要求7所述的射频芯片。