CN117973470A - 数据处理装置、方法、芯片、设备和存储介质 - Google Patents

Abstract

本公开提供了一种数据处理装置、方法、芯片、设备、存储介质以及程序产品，涉及计算机技术领域，尤其涉及人工智能、深度学习、神经网络、云计算技术和芯片领域。具体实现方案为：数据处理装置包括转换单元，配置为获取多个第一浮点数，并将多个第一浮点数分别转换为多个第二浮点数，其中，多个第一浮点数各自包括1位符号位、N位第一指数位和C‑N‑1位第一尾数位，多个第二浮点数各自包括M位第二指数位和C‑M位第二尾数位，C、N和M为大于等于1的整数，C为第一浮点数和第二浮点数各自的总位数，N＞M，C‑N‑1＜C‑M；以及运算单元，配置为对多个第二浮点数进行运算，得到运算结果。

Description

数据处理装置、方法、芯片、设备和存储介质

技术领域

本公开涉及计算机技术领域，尤其涉及人工智能、深度学习、神经网络、云计算等技术和芯片领域。

背景技术

人工智能(Artificial Intelligence，AI)芯片广泛地应用于深度学习领域，利用AI芯片执行自动混合精度(Automatic Mixed Precision，AMP)计算可以应用在深度学习神经网络的推理过程和训练过程中，AMP计算方法具有节省显存和计算速度快的效果。

AMP计算涉及半精度浮点数计算，但是通用AI芯片通常不兼容半精度浮点数的运算，因此需要在通用AI芯片中增加额外的特定硬件资源，但是这样会增大AI芯片的尺寸，也会降低AI芯片的利用率。

发明内容

本公开提供了一种数据处理装置、方法、芯片、设备、存储介质以及程序产品。

根据本公开的一方面，提供了一种数据处理装置，包括转换单元，配置为获取多个第一浮点数，并将多个第一浮点数分别转换为多个第二浮点数，其中，多个第一浮点数各自包括1位符号位、N位第一指数位和C-N-1位第一尾数位，多个第二浮点数各自包括M位第二指数位和C-M位第二尾数位，C、N和M为大于等于1的整数，C为第一浮点数和第二浮点数各自的总位数，N＞M，C-N-1＜C-M；以及运算单元，配置为对多个第二浮点数进行运算，得到运算结。

根据本公开的另一方面，提供了一种集成电路芯片，包括本公开提供的数据处理装置。

根据本公开的另一方面，提供了一种数据处理方法，包括：获取多个第一浮点数；将多个第一浮点数分别转换为多个第二浮点数，其中，多个第一浮点数各自包括1位符号位、N位第一指数位和C-N-1位第一尾数位，多个第二浮点数各自包括M位第二指数位和C-M位第二尾数位，C、N和M为大于等于1的整数，C为第一浮点数和第二浮点数各自的总位数，N＞M，C-N-1＜C-M；以及对多个第二浮点数进行运算，得到运算结果。

本公开的另一个方面提供了一种电子设备，包括：至少一个处理器；以及与至少一个处理器通信连接的存储器；其中，存储器存储有可被至少一个处理器执行的指令，指令被至少一个处理器执行，以使至少一个处理器能够执行本公开提供数据处理方法。

根据本公开实施例的另一方面，提供了一种存储有计算机指令的非瞬时计算机可读存储介质，其中，计算机指令用于使计算机执行本公开提供的数据处理方法。

根据本公开实施例的另一方面，提供了一种计算机程序产品，包括计算机程序/指令，其特征在于，该计算机程序/指令被处理器执行时实现本公开提供的数据处理方法。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

附图用于更好地理解本方案，不构成对本公开的限定。其中：

图1示意性示出了一种示例的浮点数的编码结构的示意图；

图2示意性示出了本公开实施例的数据处理装置的结构框图；

图3示意性示出了本公开实施例的浮点数的编码结构的示意图；

图4A示意性示出了本公开实施例的转换单元的结构框图；

图4B示意性示出了本公开实施例的转换单元的原理示意图；

图5示意性示出了本公开实施例的数据处理的流程示意图；

图6示意性示出了本公开另一实施例的数据处理装置的结构框图；

图7示意性示出了本公开实施例集成电路芯片的结构框图；

图8示意性示出了本公开实施例数据处理方法的流程示意图；以及

图9示意性示出了本公开实施例的电子设备的结构框图。

具体实施方式

以下结合附图对本公开的示范性实施例做出说明，其中包括本公开实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本公开的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。

在本公开的技术方案中，所涉及的数据(如包括但不限于用户个人信息)的收集、存储、使用、加工、传输、提供、公开和应用等处理，均符合相关法律法规的规定，采取了必要保密措施，且不违背公序良俗。

深度学习技术可以将对象的低层特征组合形成更加抽象的高层特征，以表示对象的类别或属性。基于深度学习技术，可以发现与对象相关的数据的分布式特征。神经网络模型例如可以包括深度神经网络模型(Deep neural network，DNN)、循环神经网络模型(Recurrent Neural Network，RNN)和卷积神经网络模型(Convolutional NeuralNetwork，CNN)等。

神经网络模型涉及大量计算密集型的操作。这些操作例如可以包括：矩阵乘法操作、卷积操作、池化(Pooling)操作等等。在利用中央处理器(Central Processing Unit，CPU)实现这些操作的情况下，需要较高的时间成本。为了提高应用神经网络模型的效率，可以利用神经网络处理器实现神经网络模型的操作。神经网络处理器可以是在图形处理器(Graph Processing Unit，GPU)、场可编程门阵列(Field Programmable Gate Array，FPGA)、专用集成电路(Application Specific Integrated Circuit，ASIC)等等处理器的基础上实现的。神经网络处理器的计算效率更高。相较于通用型的中央处理器，神经网络处理器的计算性能可以提升至少一个数量级。

神经网络处理器处理的数据可以是浮点数和定点数。浮点数是与定点数相对的概念。计算机中的定点数约定小数点的位置不变，即，人为设定了一个数的小数点位置。例如，对于定点纯整数，可以约定小数点在数值位的最后。又例如对于定点纯小数，约定了数值位的最高位在小数点的后面。由于计算机字长的限制，当需要表示的数据有很大的数值范围时，不能直接用定点小数或定点整数表示。

神经网络模型对数据的处理可以包括两个阶段：训练阶段和推理阶段。在训练阶段，利用已知的数据集调整神经网络模型的参数，得到一个经训练的神经网络模型。在训练阶段，数据集中的数据需要有较高的精度。例如，数据可以包括单精度浮点数(Float Point32，FP32)、张量单精度浮点数(TensorFloat 32，TF32)、半精度浮点数(Float Point 16，FP16)和脑浮点数(Brain Float Point 16，BF16)。

AMP计算方法包括单精度浮点数计算和半精度浮点数计算。AMP计算方法针对神经网络中不同层可以采用不同精度的计算方法。

图1示意性示出了一种示例的浮点数的编码结构的示意图。

如图1所示，FP16的编码结构100包括符号位(Sign，S)110、指数位(Exponent，E)120和尾数位(Mantissa，M)130。

符号位110用于表示浮点数的符号。例如，0可以表示浮点数为正数，1可以表示浮点数为负数。

指数位120可以表示浮点数的取值范围。例如，指数位越多，可以表示的范围越广。根据尾数位130和指数位120，可以确定浮点数的精度，尾数越多，浮点数的精度越高。

符号位110、指数位110和尾数130均以二进制形式表示。

在一些实施例中，半精度浮点数的符号位为1位、指数位可以为5位、尾数为10位。

浮点数乘累加运算流程主要包括指数位运算和尾数位运算等计算流程。

例如，指数位相加运算包括5bit的加法运算、最大值运算和6bit减法运算等。例如，FP16的尾数位是10位，在运算过程中需要对尾数位进行补“1”。因此尾数位相乘包括11bit的乘法运算。

由于深度学习网络的量化后的格式主要是8位整数型或者16位整数型，因此通用AI芯片包括的计算单元为8位乘法器和16位乘法器。因此FP16的尾数位运算在通用AI芯片中的操作效率比较低，也无法充分利用通用AI芯片的硬件资源。

基于上述问题，本公开本提供了一种数据处理装置，对半精度浮点数的格式进行转换，并对格式转换后的浮点数进行运算。格式转换后的浮点数可以充分利用通用AI芯片的计算资源，此外还可以以较少的硬件资源保证浮点数运算的精度和动态范围。

以下结合图2、图3、图4A、图4B、图5和图6对本公开提供的数据处理装置进行详细描述。

图2示意性示出了本公开实施例的数据处理装置的结构框图。

如图2所示，该实施例的数据处理装置200可以包括转换单元210和运算单元220。

在本公开实施例中，转换单元210配置为获取多个第一浮点数，并将多个第一浮点数分别转换为多个第二浮点数。

多个第一浮点数各自包括1位符号位、N位第一指数位和C-N-1位第一尾数位，多个第二浮点数各自包括M位第二指数位和C-M位第二尾数位，C、N和M为大于等于1的整数，C为第一浮点数和第二浮点数各自的总位数，N＞M，C-N-1＜C-M。

例如，第一浮点数和第二浮点数为半精度浮点数。第一浮点数和第二浮点数各自的总位数C为1 6。第一浮点数包括1位符号位、5位第一指数位和10位第一尾数位。第二浮点数包括2位第二指数位和14位第二尾数位。第一浮点数的1位符号位被合并至14位第二尾数位中。

在本公开实施例中，2位的第二指数位可以表示FP1 6的动态范围，14位的第二尾数位可以表示FP1 6的精度范围。

在本公开实施例中，运算单元220配置为对多个第二浮点数进行运算，得到运算结果。

例如，运算单元220可以多个第二浮点数进行乘法运算。

例如，运算对象可以为两个向量，每个向量包括多个第一浮点数。转换单元210将多个第一浮点数转换为第二浮点数，运算单元220对多个第二浮点数进行乘法运算，可以实现两个向量的乘法运算。

在本公开实施例中，2位的第二指数位的运算过程可以利用2bit加法器实现。14bit的第二尾数位的运算过程可以利用16bit乘法器实现。

通过本公开实施例，对第一浮点数进行格式转换后，第二浮点数的运算过程可以充分利用通用AI芯片原有的整数型硬件资源(16bit乘法器)实现对第二浮点数中14bit尾数位的乘法运算。此外，相比于5bit加法器和6bit减法器，针对2bit的指数位仅需要在通用AI芯片中额外增加2bit的加法器，因此可以减少指数位运算所需的硬件资源，减少对AI芯片面积的占用，节约AI芯片的硬件尺寸。

图3示意性示出了本公开实施例的浮点数的编码结构的示意图。

如图3所示，FP16的编码结构300示出了第二浮点数的结构。FP16的编码结构300包括指数位310和尾数位320。

在本公开实施例中，指数位310的位宽为2bit，尾数位320的位宽为14bit。第一浮点数的符号位被合并至尾数位320中。

图4A示意性示出了本公开实施例的转换单元的结构框图。

如图4A所示，转换单元410包括第一确定子单元411、第二确定子单元412、转换子单元413和截取子单元414。

例如，多个第一浮点数包括第一浮点数FP1_1、第一浮点数FP1_2、第一浮点数FP1_3和第一浮点数FP1_4。

第一浮点数FP1_1包括符号位S1_1、指数位E1_1和尾数位M1_1，第一浮点数FP1_2包括符号位S1_2、指数位E1_2和尾数位M1_2，第一浮点数FP1_3包括符号位S1_3、指数位E1_3和尾数位M1_3，第一浮点数FP1_4包括符号位S1_4、指数位E1_4和尾数位M1_4。

在本公开实施例中，第一确定子单元411配置为根据多个第一浮点数的多个第一指数位，确定多个第一指数位中的最大指数位和多个第一浮点数各自的指数位差值，指数位差值为第一浮点数的指数位与最大指数位的差值。

第一确定子单元411根据指数位E1_1、指数位E1_2、指数位E1_3和指数位E1_4，确定最大指数位Emax。根据指数位E1_1与最大指数位Emax之间的差值，确定第一浮点数FP1_1的指数位差值ΔE1。根据指数位E1_2与最大指数位Emax之间的差值，确定第一浮点数FP1_2的指数位差值ΔE2。根据指数位E1_3与最大指数位Emax之间的差值，确定第一浮点数FP1_3的指数位差值ΔE3。根据指数位E1_4与最大指数位Emax之间的差值，确定第一浮点数FP1_4的指数位差值ΔE4。

例如，通过比较指数位E1_1、指数位E1_2、指数位E1_3和指数位E1_4的数值大小，确定最大指数位Emax是指数位E1_1。第一浮点数FP1_1的指数位差值ΔE2为0，第一浮点数FP1_2的指数位差值ΔE2为E1_1-E1_2，第一浮点数FP1_3的指数位差值ΔE3为E1_1-E1_3，第一浮点数FP1_4的指数位差值ΔE4为E1_1-E4。

在本公开实施例中，第二确定子单元412配置为根据多个第一浮点数各自的第一尾数位和符号位，确定多个第一浮点数各自的待处理尾数位。

例如，第二确定子单元412合并符号位S1_1和尾数位M1_1，并对合并后的数据进行移位，得到待处理尾数位MP_1。第二确定子单元412合并符号位S1_2和尾数位M1_2，并对合并后的数据进行移位，得到待处理尾数位MP_2。第二确定子单元412合并符号位S1_3和尾数位M1_3，并对合并后的数据进行移位，得到待处理尾数位MP_3。第二确定子单元412合并符号位S1_4和尾数位M1_4，并对合并后的数据进行移位，得到待处理尾数位MP_4。

在本公开实施例中，转换子单元413配置为将多个第一浮点数各自的指数位差值转换为多个第二浮点数各自的M位的第二指数位。

例如，转换子单元413将第一浮点数FP1_1的指数位差值ΔE1转换为2位的第二指数位E2_1，转换子单元413将第一浮点数FP1_2的指数位差值ΔE2转换为2位的第二指数位E22，转换子单元413将第一浮点数FP1_3的指数位差值ΔE3转换为2位的第二指数位E2_3，转换子单元413将第一浮点数FP1_4的指数位差值ΔE4转换为2位的第二指数位E2_4。

在本公开实施例中，转换子单元413根据指数位差值的数值大小，将指数位差值转换为第二指数位。

在本公开实施例中，截取子单元414配置为根据多个第一浮点数各自的指数位差值，以多个第一浮点数各自的待处理尾数位的预设位为起点，截取C-M位作为多个第二浮点数各自的第二尾数位。

例如，截取子单元414根据第一浮点数FP1_1的指数位差值ΔE1，确定预设位，以待处理尾数位MP_1的预设位为起点，截取14位数据作为第二尾数位M2_1。截取子单元414根据第一浮点数FP1_2的指数位差值ΔE2，确定预设位，以待处理尾数位MP_2的预设位为起点，截取14位数据作为第二尾数位M2_2。截取子单元414根据第一浮点数FP1_3的指数位差值ΔE3，确定预设位，以待处理尾数位MP_3的预设位为起点，截取14位数据作为第二尾数位M2_3。截取子单元414根据第一浮点数FP1_4的指数位差值ΔE4，确定预设位，以待处理尾数位MP_4的预设位为起点，截取14位数据作为第二尾数位M2_4。

在本公开实施例中，截取子单元414根据指数位差值的数值大小，确定预设位。

通过本公开实施例，在对多个第一浮点数进行运算资源，将多个第一浮点数转换为第二浮点数。利用AI芯片对2bit+14bit格式的浮点数进行运算，可以充分利用AI芯片原有的整数型乘法器，并在仅增加2bit加法器的硬件资源的情况下，实现对多个第二浮点数的运算，减少指数位运算所需的硬件资源，提高AI芯片硬件资源的利用率，以及节约AI芯片的硬件面积。

图4B示意性示出了本公开实施例的转换单元的原理示意图。

如图4B所示，多个第一浮点数包括第一浮点数FP1_1(0100 0011 1110 0011)和第一浮点数FP1_2(0010 0011 1001 1111)。

在本公开实施例中，将第一浮点数FP1_1和第一浮点数FP1_2的符号位、指数位和尾数位分开。第一浮点数FP1_1包括符号位S1_1(0)、指数位E1_1(10000)和尾数位M1_1(111110 0011)，第一浮点数FP1_2包括符号位S1_2(0)、指数位E1_2(01000)和尾数位M1_2(111001 1111)。

第一确定子单元411确定最大指数位Emax为10000。根据指数位E1_1与最大指数位Emax之间的差值，确定第一浮点数FP1_1的指数位差值ΔE1为0。根据指数位E1_2与最大指数位Emax之间的差值，确定第一浮点数FP1_2的指数位差值ΔE2为01000。

在本公开实施例中，第二确定子单元412合并多个第一浮点数各自的第一尾数位和符号位，得到多个第一浮点数各自的合并尾数位；以及对多个第一浮点数各自的合并尾数位进行移位，得到多个第一浮点数各自的待处理尾数位，其中移位的位数是基于N位第一指数位和多个第一浮点数各自的指数位差值确定的。

例如，第二确定子单元412对尾数位M1_1补上1后，再与符号位S1_1(0)合并，得到合并尾数位0111 1110 0011。第二确定子单元412对尾数位M1_2补上1后，再与符号位S1_2(0)合并，得到合并尾数位0111 1001 1111。

第二确定子单元412根据指数位差值ΔE1，对合并尾数位0111 1110 0011进行移位，得到待处理尾数位MP_1(0111 1110 0011 31’b0)。31’b0表示31bit的0。第二确定子单元412根据指数位差值ΔE2对合并尾数位0111 1001 1111进行移位，得到待处理尾数位MP_2(8’b0 0111 1001 1111 23’b0)。8’b0表示31bit的0，23’b0表示23bit的0。

例如，第一浮点数FP1_1和第一浮点数FP1_2的指数位的位宽为5bit，因此5bit指数位能够表示的最大值与最小值之间的差值为31，因此对合并尾数位移位的位数最大可以为31位。为了确保可以对合并尾数位的正常移位，可以对合并尾数位进行补0操作。例如，补0后的分别是0111 1110 0011 31’b0和0111 1001 1111 31’b0。

由于指数位差值ΔE1为0，对合并尾数位0111 1110 0011 31’b0移动0位，得到待处理尾数位MP_1(0111 1110 0011 31’b0)。由于指数位差值ΔE2为01000，对合并尾数位0111 1001 1111 31’b0右移8位，得到待处理尾数位MP_1(8’b0 0111 1001 1111 23’b0)。

在本公开实施例中，转换子单元413根据第二浮点数的总位数，设定截取阈值；以及根据多个第一浮点数各自的指数位差值与截取阈值之间的数值关系，确定多个第二浮点数各自的M位的第二指数位。

例如，通过比较指数位差值与截取阈值K之间的大小关系，确定第二指数位。由于第二指数位的位宽为2bit，因此第二指数位可以为00、01、10和11。转换子单元413可以根据4个值域范围确定第二指数位。例如，可以根据截取阈值K设置4个值域范围：(-∞，K]、(K，2K]、(0，3K]和(3K，+∞]。由于最大考虑截取阈值K的3倍值，第二浮点数的总位数为16，因此设置3K≈16。截取阈值K可以为4、5和6。

在本公开实施例中，在确定第一浮点数的指数位差值小于或等于K的情况下，转换子单元413确定第二浮点数的M位的第二指数位为第一预设值。在确定第一浮点数的指数位差值大于K且小于或等于2K的情况下，转换子单元413确定第二浮点数的M位的第二指数位为第二预设值。在确定第一浮点数的指数位差值大于2K且小于或等于3K的情况下，转换子单元413确定第二浮点数的M位的第二指数位为第三预设值。在确定第一浮点数的指数位差值大于3K的情况下，转换子单元413确定第二浮点数的M位的第二指数位为第四预设值。第一预设值小于第二预设值，第二预设值小于第三预设值，第三预设值小于第四预设值。

例如，第一预设值为00，第二预设值为01，第三预设值为10，第四预设值为11。

在本公开实施例中，在确定第一浮点数的指数位差值小于或等于K的情况下，截取子单元414以第一浮点数的待处理尾数位的第0位为起点，截取C-M位作为第二浮点数的第二尾数位。在确定第一浮点数的指数位差值大于K且小于或等于2K的情况下，截取子单元414以第一浮点数的待处理尾数位的第K位为起点，截取C-M位作为第二浮点数的第二尾数位。在确定第一浮点数的指数位差值大于2K且小于或等于3K的情况下，截取子单元414以第一浮点数的待处理尾数位的第2K位为起点，截取C-M位作为第二浮点数的第二尾数位。在确定第一浮点数的指数位差值大于3K的情况下，截取子单元414以第一浮点数的待处理尾数位的第3K位为起点，截取C-M位作为第二浮点数的第二尾数位。

例如，截取阈值可以为5。在确定第一浮点数的指数位差值ΔE1(0)小于5的情况下，转换子单元413确定第二指数位E2_1为00，截取子单元414以待处理尾数位MP_1的第0位为起点，截取13位为第二尾数位M2_1，因此第二尾数位M2_1为待处理尾数位MP_1的第0位到第13位(0111 1110 0011 00)。

在确定第一浮点数的ΔE2(8)大于5且小于10的情况下，转换子单元413确定第二指数位E2_2为01。截取子单元414以待处理尾数位MP_2的第5位为起点，截取13位为第二尾数位M2_1，因此第二尾数位M2_2为待处理尾数位MP_1的第5位到第18位(0000 1111 110001)。

在本公开实施例中，第一浮点数FP1_1转换得到的第二浮点数FP2_1为00 01111110 0011 00，第一浮点数FP1_2转换得到的第二浮点数FP2_2为01 0000 1111 1100 01。

图5示意性示出了本公开实施例的数据处理的流程示意图。

如图5所示，利用AI芯片对向量V1与向量V2进行乘法运算。

在本公开实施例中，向量V1包括第一浮点数FP1_1和第一浮点数FP1_2，向量V2包括第一浮点数FP1_3和第一浮点数FP1_4。第一浮点数FP1_1包括符号位S1_1、指数位E1_1和尾数位M1_1，第一浮点数FP1_2包括符号位S1_2、指数位E1_2和尾数位M1_2，第一浮点数FP1_3包括符号位S1_3、指数位E1_3和尾数位M1_3，第一浮点数FP1_4包括符号位S1_4、指数位E1_4和尾数位M1_4。

在本公开实施例中，利用前面描述的转换单元将第一浮点数FP1_1、第一浮点数FP1_2、第一浮点数FP1_3和第一浮点数FP1_4分别转换为第二浮点数FP1_1、第二浮点数FP1_2、第二浮点数FP1_3和第二浮点数FP1_4。第二浮点数FP2_1包括指数位E2_1和尾数位M2_1，第二浮点数FP2_2包括指数位E2_2和尾数位M2_2，第二浮点数FP2_3包括指数位E2_3和尾数位M2_3，第二浮点数FP2_4包括指数位E2_4和尾数位M2_4。

在本公开实施例中，转换单元在格式转换过程中还会输出指数位最大值Emax。运算单元根据多个第一浮点数的多个第一指数位中的最大指数位Emax、多个M位第二指数位E2_1、E2_2、E2_3、E2_4和多个C-M位第二尾数位M2_1、M2_2、M2_3、M2_4，执行运算，得到运算结果。

在本公开实施例中，运算单元可以包括加法器、乘法器、移位单元、累加单元、格式化单元和输出单元。

例如，利用5bit加法器501对两个5bit的最大指数位Emax执行加法运算，得到指数位偏置值。利用2bit加法器502对第二指数位E2_1和第二指数位E2_3执行加法运算，得到移位值1。利用2bit加法器503对第二指数位E2_2和第二指数位E2_4执行加法运算，得到移位值2。

利用16bit乘法器504对第二尾数位M2_1和第二尾数位M2_3执行乘法运算，得到乘法结果1。利用16bit乘法器505对第二尾数位M2_2和第二尾数位M2_4执行乘法运算。16bit乘法器504可以执行14bit的乘法运算，得到乘法结果2。

利用移位单元506，基于移位值1对乘法结果1进行移位。利用移位单元507，基于移位值2对乘法结果2进行移位。利用累加单元508对移位单元506和移位单元507的输出结果进行累加，得到累加结果。利用正规化单元509，基于指数位偏置值对累加结果正规化处理。利用输出单元510输出正规化处理后的运算结果。

在本公开实施例中，16bit乘法器504、16bit乘法器505、移位单元506、移位单元507、累加单元508、正规化单元509和输出单元510是通用AI芯片中原有的硬件资源。在将第一浮点数转换为第二浮点数后，可以充分利用AI芯片中原有的硬件资源对半精度浮点数进行运算。此外，仅需要在AI芯片中增加一个5bit加法器和两个bit加法器，减少对AI芯片面积的占用。将第一浮点数转换为第二浮点数的过程也可以是基于利用AI芯片原有的硬件资源实现的。

图6示意性示出了本公开另一实施例的数据处理装置的结构框图。

如图6所示，该实施例的数据处理装置600可以包括转换单元610、运算单元620和存储单元630。

在本公开实施例中，转换单元610和运算单元620分别与前文描述的转换单元210和运算单元220类似，为了简明不再赘述。

在本公开实施例中，存储单元630与转换单元610和运算单元620耦接。存储单元630配置为存储来自转换单元610的多个第二浮点数，以及存储来自运算单元620的运算结果。

在本公开实施例中，存储单元630可以是内置的缓存单元，可以实现对数据的高速缓存。例如，存储单元可以为静态随机存储器(Static RandomAccess Memory，SRAM)。

例如，存储单元630可以包括多个存储子单元。多个存储子单元分别用于存储多个第二浮点数和运算结果。又例如，存储单元也可以包括不同的存储分区，多个存储分区分别用于存储多个第二浮点数和运算结果。

基于本公开提供的数据处理装置，本公开还提供了一种集成电路芯片，以下将结合图7对该集成电路芯片进行详细描述。

图7示意性示出了本公开实施例集成电路芯片的结构框图。

如图7所示，该实施例的集成电路芯片700可以包括装置710。

在本公开实施例中，装置710可以为数据处理装置200或数据处理装置600。

图8示意性示出了本公开实施例数据处理方法的流程示意图。

如图8所示，该数据处理方法800可以包括操作S810～操作S830。

在操作S810，获取多个第一浮点数。

在操作S820，将多个第一浮点数分别转换为多个第二浮点数。

在操作S830，对多个第二浮点数进行运算，得到运算结果。

在本公开实施例中，多个第一浮点数各自包括1位符号位、N位第一指数位和C-N-1位第一尾数位，多个第二浮点数各自包括M位第二指数位和C-M位第二尾数位，C、N和M为大于等于1的整数，C为第一浮点数和第二浮点数各自的总位数，N＞M，C-N-1＜C-M。

在本公开实施例中，可以利用数据处理装置200实现数据处理方法800。

例如，可以利用转换单元210执行操作S810和操作S820。

例如，可以利用运算单元220执行操作S830。

在本公开实施例中，上述操作S820将多个第一浮点数分别转换为多个第二浮点数包括：根据多个第一浮点数的多个第一指数位，确定多个第一指数位中的最大指数位和多个第一浮点数各自的指数位差值，指数位差值为第一浮点数的指数位与最大指数位的差值；根据多个第一浮点数各自的第一尾数位和符号位，确定多个第一浮点数各自的待处理尾数位；将多个第一浮点数各自的指数位差值转换为多个第二浮点数各自的M位的第二指数位；以及根据多个第一浮点数各自的指数位差值，以多个第一浮点数各自的待处理尾数位的预设位为起点，截取C-M位作为多个第二浮点数各自的第二尾数位。

在本公开实施例中，上述根据多个第一浮点数各自的第一尾数位和符号位，确定多个第一浮点数各自的待处理尾数位包括：合并多个第一浮点数各自的第一尾数位和符号位，得到多个第一浮点数各自的合并尾数位；以及对多个第一浮点数各自的合并尾数位进行移位，得到多个第一浮点数各自的待处理尾数位，其中移位的位数是基于N位第一指数位和多个第一浮点数各自的指数位差值确定的。

在本公开实施例中，上述将多个第一浮点数各自的指数位差值转换为多个第二浮点数各自的M位的第二指数位包括：根据第二浮点数的总位数，设定截取阈值；以及根据多个第一浮点数各自的指数位差值与截取阈值之间的数值关系，确定多个第二浮点数各自的M位的第二指数位。

在本公开实施例中，截取阈值为K。上述根据多个第一浮点数各自的指数位差值与截取阈值之间的数值关系，确定多个第二浮点数各自的M位的第二指数位包括：在确定第一浮点数的指数位差值小于或等于K的情况下，确定第二浮点数的M位的第二指数位为第一预设值；在确定第一浮点数的指数位差值大于K且小于或等于2K的情况下，确定第二浮点数的M位的第二指数位为第二预设值；在确定第一浮点数的指数位差值大于2K且小于或等于3K的情况下，确定第二浮点数的M位的第二指数位为第三预设值；以及在确定第一浮点数的指数位差值大于3K的情况下，确定第二浮点数的M位的第二指数位为第四预设值；其中，第一预设值小于第二预设值，第二预设值小于第三预设值，第三预设值小于第四预设值。

在本公开实施例中，截取阈值为K。上述根据多个第一浮点数各自的指数位差值，以多个第一浮点数各自的待处理尾数位的预设位为起点，截取C-M位作为多个第二浮点数各自的第二尾数位包括：在确定第一浮点数的指数位差值小于或等于K的情况下，以第一浮点数的待处理尾数位的第0位为起点，截取C-M位作为第二浮点数的第二尾数位；在确定第一浮点数的指数位差值大于K且小于或等于2K的情况下，以第一浮点数的待处理尾数位的第K位为起点，截取C-M位作为第二浮点数的第二尾数位；在确定第一浮点数的指数位差值大于2K且小于或等于3K的情况下，以第一浮点数的待处理尾数位的第2K位为起点，截取C-M位作为第二浮点数的第二尾数位；以及在确定第一浮点数的指数位差值大于3K的情况下，以第一浮点数的待处理尾数位的第3K位为起点，截取C-M位作为第二浮点数的第二尾数位。

在本公开实施例中，上述操作S830对多个第二浮点数进行运算，得到运算结果包括：根据多个第一浮点数的多个第一指数位中的最大指数位、多个M位第二指数位和多个C-M位第二尾数位，执行运算，得到运算结果。

在本公开实施例中，第一浮点数和第二浮点数为半精度浮点数，C为16，N为5，M为2。

需要说明的是，本公开的技术方案中，所涉及的用户个人信息的收集、存储、使用、加工、传输、提供、公开和应用等处理，均符合相关法律法规的规定，采取了必要保密措施，且不违背公序良俗。在本公开的技术方案中，在获取或采集用户个人信息之前，均获取了用户的授权或同意。

根据本公开的实施例，本公开还提供了一种电子设备、一种可读存储介质和一种计算机程序产品。

图9示出了可以用来实施本公开实施例的方法的示例电子设备900的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动装置，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算装置。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。

如图9所示，电子设备900包括计算单元901，其可以根据存储在只读存储器(ROM)902中的计算机程序或者从存储单元908加载到随机访问存储器(RAM)903中的计算机程序，来执行各种适当的动作和处理。在RAM 903中，还可存储设备900操作所需的各种程序和数据。计算单元901、ROM 902以及RAM 903通过总线904彼此相连。输入/输出(I/O)接口905也连接至总线904。

电子设备900中的多个部件连接至I/O接口905，包括：输入单元906，例如键盘、鼠标等；输出单元907，例如各种类型的显示器、扬声器等；存储单元908，例如磁盘、光盘等；以及通信单元909，例如网卡、调制解调器、无线通信收发机等。通信单元909允许设备900通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

计算单元901可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元901的一些示例包括但不限于中央处理单元(CPU)、图形处理单元(GPU)、各种专用的人工智能(AI)计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器(DSP)、以及任何适当的处理器、控制器、微控制器等。计算单元901执行上文所描述的各个方法和处理，例如数据处理方法。例如，在一些实施例中，数据方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元908。在一些实施例中，计算机程序的部分或者全部可以经由ROM 902和/或通信单元909而被载入和/或安装到设备900上。当计算机程序加载到RAM 903并由计算单元901执行时，可以执行上文描述的数据处理方法的一个或多个步骤。备选地，在其他实施例中，计算单元901可以通过其他任何适当的方式(例如，借助于固件)而被配置为执行数据处理方法。

本文中以上描述的系统和技术的各种实施方式可以在数字电子电路系统、集成电路系统、场可编程门阵列(FPGA)、专用集成电路(ASIC)、专用标准产品(ASSP)、芯片上系统的系统(SOC)、复杂可编程逻辑设备(CPLD)、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入装置、和至少一个输出装置接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入装置、和该至少一个输出装置。

用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。

在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、装置或设备使用或与指令执行系统、装置或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、装置或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或快闪存储器)、光纤、便捷式紧凑盘只读存储器(CD-ROM)、光学储存设备、磁储存设备、或上述内容的任何合适组合。

为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示装置(例如，CRT(阴极射线管)或者LCD(液晶显示器)监视器)；以及键盘和指向装置(例如，鼠标或者轨迹球)，用户可以通过该键盘和该指向装置来将输入提供给计算机。其它种类的装置还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈(例如，视觉反馈、听觉反馈、或者触觉反馈)；并且可以用任何形式(包括声输入、语音输入或者、触觉输入)来接收来自用户的输入。

可以将此处描述的系统和技术实施在包括后台部件的计算系统(例如，作为数据服务器)、或者包括中间件部件的计算系统(例如，应用服务器)、或者包括前端部件的计算系统(例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互)、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信(例如，通信网络)来将系统的部件相互连接。通信网络的示例包括：局域网(LAN)、广域网(WAN)和互联网。

计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。其中，服务器可以是云服务器，又称为云计算服务器或云主机，是云计算服务体系中的一项主机产品，以解决了传统物理主机与VPS服务(″Virtual Private Server″，或简称″VPS″)中，存在的管理难度大，业务扩展性弱的缺陷。服务器也可以为分布式系统的服务器，或者是结合了区块链的服务器。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

上述具体实施方式，并不构成对本公开保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本公开的精神和原则之内所作的修改、等同替换和改进等，均应包含在本公开保护范围之内。

Claims (21)

1.一种数据处理装置，包括：

转换单元，配置为获取多个第一浮点数，并将所述多个第一浮点数分别转换为多个第二浮点数，其中，所述多个第一浮点数各自包括1位符号位、N位第一指数位和C-N-1位第一尾数位，所述多个第二浮点数各自包括M位第二指数位和C-M位第二尾数位，C、N和M为大于等于1的整数，C为所述第一浮点数和所述第二浮点数各自的总位数，N＞M，C-N-1＜C-M；以及

运算单元，配置为对所述多个第二浮点数进行运算，得到运算结果。

2.根据权利要求1所述的装置，其中，所述转换单元包括：

第一确定子单元，配置为根据所述多个第一浮点数的多个第一指数位，确定所述多个第一指数位中的最大指数位和所述多个第一浮点数各自的指教位差值，所述指数位差值为所述第一浮点教的指教位与所述最大指数位的差值；

第二确定子单元，配置为根据所述多个第一浮点数各自的第一尾数位和符号位，确定所述多个第一浮点数各自的待处理尾数位；

转换子单元，配置为将所述多个第一浮点数各自的指数位差值转换为所述多个第二浮点数各自的M位的第二指数位；以及

截取子单元，配置为根据所述多个第一浮点数各自的指数位差值，以所述多个第一浮点数各自的所述待处理尾数位的预设位为起点，截取C-M位作为所述多个第二浮点数各自的第二尾数位。

3.根据权利要求2所述的装置，其中，所述第二确定子单元配置为根据所述多个第一浮点数各自的第一尾数位和符号位，确定所述多个第一浮点数各自的待处理尾数位包括：

合并所述多个第一浮点数各自的第一尾数位和符号位，得到所述多个第一浮点数各自的合并尾数位；以及

对所述多个第一浮点数各自的合并尾数位进行移位，得到所述多个第一浮点数各自的待处理尾数位，其中移位的位数是基于所述N位第一指数位和所述多个第一浮点数各自的指数位差值确定的。

4.根据权利要求2所述的装置，其中，所述转换子单元配置为将所述多个第一浮点数各自的指数位差值转换为所述多个第二浮点数各自的M位的第二指数位包括：

根据所述第二浮点数的总位数，设定截取阈值；以及

根据所述多个第一浮点数各自的指数位差值与所述截取阈值之间的数值关系，确定所述多个第二浮点数各自的M位的第二指数位。

5.根据权利要求4所述的装置，其中，所述截取阈值为K；所述转换子单元配置为根据所述多个第一浮点数各自的指数位差值与所述截取阈值之间的数值关系，确定所述多个第二浮点数各自的M位的第二指数位包括：

在确定所述第一浮点数的指数位差值小于或等于K的情况下，确定所述第二浮点数的M位的第二指数位为第一预设值；

在确定所述第一浮点数的指数位差值大于K且小于或等于2K的情况下，确定所述第二浮点数的M位的第二指数位为第二预设值；

在确定所述第一浮点数的指数位差值大于2K且小于或等于3K的情况下，确定所述第二浮点数的M位的第二指数位为第三预设值；以及

在确定所述第一浮点数的指数位差值大于3K的情况下，确定所述第二浮点数的M位的第二指数位为第四预设值；

其中，所述第一预设值小于所述第二预设值，所述第二预设值小于所述第三预设值，所述第三预设值小于所述第四预设值。

6.根据权利要求4所述的装置，其中，所述截取阈值为K；所述截取子单元配置为根据所述多个第一浮点数各自的指数位差值，以所述多个第一浮点数各自的所述待处理尾数位的预设位为起点，截取C-M位作为所述多个第二浮点数各自的第二尾数位包括：

在确定所述第一浮点数的指数位差值小于或等于K的情况下，以所述第一浮点数的所述待处理尾数位的第0位为起点，截取C-M位作为所述第二浮点数的第二尾数位；

在确定所述第一浮点数的指数位差值大于K且小于或等于2K的情况下，以所述第一浮点数的所述待处理尾数位的第K位为起点，截取C-M位作为所述第二浮点数的第二尾数位；

在确定所述第一浮点数的指数位差值大于2K且小于或等于3K的情况下，以所述第一浮点数的所述待处理尾数位的第2K位为起点，截取C-M位作为所述第二浮点数的第二尾数位；以及

在确定所述第一浮点数的指数位差值大于3K的情况下，以所述第一浮点数的所述待处理尾数位的第3K位为起点，截取C-M位作为所述第二浮点数的第二尾数位。

7.根据权利要求1所述的装置，其中，所述运算单元配置为对所述多个第二浮点数进行运算，得到运算结果包括：

根据所述多个第一浮点数的多个第一指数位中的最大指数位、多个所述M位第二指数位和多个所述C-M位第二尾数位，执行运算，得到所述运算结果。

8.根据权利要求1所述的装置，还包括：

存储单元，与所述转换单元和所述运算单元耦接，配置为存储来自所述转换单元的所述多个第二浮点数，以及存储来自所述运算单元的所述运算结果。

9.根据权利要求1-8任一项所述的装置，其中，

所述第一浮点数和所述第二浮点数为半精度浮点数，C为16，N为5，M为2。

10.一种集成电路芯片，包括：

权利要求1至9中任一项所述的数据处理装置。

11.一种数据处理方法，包括：

获取多个第一浮点数；

将所述多个第一浮点数分别转换为多个第二浮点数，其中，所述多个第一浮点数各自包括1位符号位、N位第一指数位和C-N-1位第一尾数位，所述多个第二浮点数各自包括M位第二指数位和C-M位第二尾数位，C、N和M为大于等于1的整数，C为所述第一浮点数和所述第二浮点数各自的总位数，N＞M，C-N-1＜C-M；以及

对所述多个第二浮点数进行运算，得到运算结果。

12.根据权利要求11所述的方法，其中，所述将所述多个第一浮点数分别转换为多个第二浮点数包括：

根据所述多个第一浮点数的多个第一指数位，确定所述多个第一指数位中的最大指数位和所述多个第一浮点数各自的指数位差值，所述指数位差值为所述第一浮点数的指数位与所述最大指数位的差值；

根据所述多个第一浮点数各自的第一尾数位和符号位，确定所述多个第一浮点数各自的待处理尾数位；

将所述多个第一浮点数各自的指数位差值转换为所述多个第二浮点数各自的M位的第二指数位；以及

根据所述多个第一浮点数各自的指数位差值，以所述多个第一浮点数各自的所述待处理尾数位的预设位为起点，截取C-M位作为所述多个第二浮点数各自的第二尾数位。

13.根据权利要求12所述的方法，其中，所述根据所述多个第一浮点数各自的第一尾数位和符号位，确定所述多个第一浮点数各自的待处理尾数位包括：

合并所述多个第一浮点数各自的第一尾数位和符号位，得到所述多个第一浮点数各自的合并尾数位；以及

对所述多个第一浮点数各自的合并尾数位进行移位，得到所述多个第一浮点数各自的待处理尾数位，其中移位的位数是基于所述N位第一指数位和所述多个第一浮点数各自的指数位差值确定的。

14.根据权利要求12所述的方法，其中，所述将所述多个第一浮点数各自的指数位差值转换为所述多个第二浮点数各自的M位的第二指数位包括：

根据所述第二浮点数的总位数，设定截取阈值；以及

根据所述多个第一浮点数各自的指数位差值与所述截取阈值之间的数值关系，确定所述多个第二浮点数各自的M位的第二指数位。

15.根据权利要求14所述的方法，其中，所述截取阈值为K；所述根据所述多个第一浮点数各自的指数位差值与所述截取阈值之间的数值关系，确定所述多个第二浮点数各自的M位的第二指数位包括：

在确定所述第一浮点数的指数位差值小于或等于K的情况下，确定所述第二浮点数的M位的第二指数位为第一预设值；

在确定所述第一浮点数的指数位差值大于K且小于或等于2K的情况下，确定所述第二浮点数的M位的第二指数位为第二预设值；

在确定所述第一浮点数的指数位差值大于2K且小于或等于3K的情况下，确定所述第二浮点数的M位的第二指数位为第三预设值；以及

在确定所述第一浮点数的指数位差值大于3K的情况下，确定所述第二浮点数的M位的第二指数位为第四预设值；

其中，所述第一预设值小于所述第二预设值，所述第二预设值小于所述第三预设值，所述第三预设值小于所述第四预设值。

16.根据权利要求14所述的方法，其中，所述截取阈值为K；所述根据所述多个第一浮点数各自的指数位差值，以所述多个第一浮点数各自的所述待处理尾数位的预设位为起点，截取C-M位作为所述多个第二浮点数各自的第二尾数位包括：

在确定所述第一浮点数的指数位差值小于或等于K的情况下，以所述第一浮点数的所述待处理尾数位的第0位为起点，截取C-M位作为所述第二浮点数的第二尾数位；

在确定所述第一浮点数的指数位差值大于K且小于或等于2K的情况下，以所述第一浮点数的所述待处理尾数位的第K位为起点，截取C-M位作为所述第二浮点数的第二尾数位；

在确定所述第一浮点数的指数位差值大于2K且小于或等于3K的情况下，以所述第一浮点数的所述待处理尾数位的第2K位为起点，截取C-M位作为所述第二浮点数的第二尾数位；以及

在确定所述第一浮点数的指数位差值大于3K的情况下，以所述第一浮点数的所述待处理尾数位的第3K位为起点，截取C-M位作为所述第二浮点数的第二尾数位。

17.根据权利要求11所述的方法，其中，所述对所述多个第二浮点数进行运算，得到运算结果包括：

根据所述多个第一浮点数的多个第一指数位中的最大指数位、多个所述M位第二指数位和多个所述C-M位第二尾数位，执行运算，得到所述运算结果。

18.根据权利要求11-17任一项所述的方法，其中，

所述第一浮点数和第二浮点数为半精度浮点数，C为16，N为5，M为2。

19.一种电子设备，包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的存储器；其中，

所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求11-18中任一项所述的方法。

20.一种存储有计算机指令的非瞬时计算机可读存储介质，其中，所述计算机指令用于使所述计算机执行根据权利要求11-18中任一项所述的方法。

21.一种计算机程序产品，包括计算机程序/指令，其特征在于，该计算机程序/指令被处理器执行时实现权利要求11-18中任一项所述方法的步骤。