CN117952052A - 一种集成电路耦合失效spice仿真方法 - Google Patents
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- 230000008878 coupling Effects 0.000 title claims abstract description 65
- 238000010168 coupling process Methods 0.000 title claims abstract description 65
- 238000005859 coupling reaction Methods 0.000 title claims abstract description 65
- 238000004088 simulation Methods 0.000 title claims abstract description 56
- 238000000034 method Methods 0.000 title claims abstract description 39
- 235000013599 spices Nutrition 0.000 title claims abstract description 24
- 230000015556 catabolic process Effects 0.000 claims abstract description 74
- 238000006731 degradation reaction Methods 0.000 claims abstract description 74
- DYCJFJRCWPVDHY-LSCFUAHRSA-N NBMPR Chemical compound O[C@@H]1[C@H](O)[C@@H](CO)O[C@H]1N1C2=NC=NC(SCC=3C=CC(=CC=3)[N+]([O-])=O)=C2N=C1 DYCJFJRCWPVDHY-LSCFUAHRSA-N 0.000 claims abstract description 42
- 230000000694 effects Effects 0.000 claims abstract description 36
- 230000005527 interface trap Effects 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims description 13
- 230000005684 electric field Effects 0.000 claims description 6
- 230000007246 mechanism Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 4
- 238000002474 experimental method Methods 0.000 claims description 3
- 239000002784 hot electron Substances 0.000 claims description 3
- 230000002441 reversible effect Effects 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000001808 coupling effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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Abstract
本发明公开一种集成电路耦合失效SPICE仿真方法，基于界面陷阱浓度Nit构建NBTI和HCD效应作用的耦合失效物理模型，将耦合失效物理模型转化为Symbol模块并与压控电压源构建等效电压源模块；搭建SPICE电路，将电压应力剖面解耦加载到等效电压源的电压接口，输出端接入到PMOS晶体管，仿真得到PMOS晶体管阈值电压退化数据，并根据PMOS晶体管阈值电压退化数据生成耦合退化曲线外推至不同失效时间对应的退化量，最后再通过等效电压源将阈值电压的退化数据加载到环形振荡器电路中的PMOS晶体管栅极，进行SPICE电路仿真，得到电路的退化数据；具有提高准确性和提高仿真效率的特点。
Description
技术领域
本发明涉及集成电路可靠性技术领域，具体涉及一种集成电路耦合失效SPICE仿真方法。
背景技术
受材料和工艺因素限制，现代微电子器件本征失效明显上升，先进节点下，集成电路中NBTI效应和HCD效应都不可忽略，NBTI和HCD引起的耦合失效问题更加显著。当下，基于失效物理机制探究集成电路可靠性、预估电路寿命成为一种集成电路应用保障的重要手段。业界迫切需要建立一种面向集成电路可靠性设计的电路耦合失效SPICE仿真方法。仿真技术在集成电路可靠性设计领域已经得到长期稳定的广泛应用，国内外许多学者基于EDA厂商提供的工具采取不同的抽象方法开展集成电路的失效仿真技术研究。然而，针对集成电路的耦合失效仿真技术研究始终不够完善，面向电路设计的仿真方法不够成熟，仍然面临耦合失效模型构建的困境。从失效物理层面出发，构建表征多种失效机制耦合作用的物理基仿真模型，并设计合理的仿真方法应用于集成电路可靠性仿真上是集成电路耦合失效仿真方法研究的一个重点。
2013年，C.Ma等人提出了一种涵盖HCD退化和NBTI退化的可靠性模型，(C.Ma etal.,Compact reliability model for degradation of advanced p-MOSFETs due toNBTI and hot-carrier effects in the circuit simulation[C],2013IEEEInternational Reliability Physics Symposium(IRPS),Monterey,CA,USA,2013,pp.2A.3.1-2A.3.6.)，研究在空穴捕获机制的基础上，将得到的表面陷阱密度和栅氧化层内部陷阱密度进行简单相加，并且推导得到陷阱恢复导致的阈值电压退化表达式，最后通过直接相加得到实际的阈值电压退化。但直接线性叠加忽略了内部的失效物理过程，所以该模型在进行退化预测时准确度较低。
名称为“一种基于失效物理的电子元器件可靠性模型构建方法”，公开号为[CN116542094A]的专利申请，建立了一个综合NBTI和HCD效应的模型，提供了一种基于失效物理的电子元器件可靠性模型构建方法，通过获取可靠性相关系数并根据其系数的相关性关系，构建可靠性模型。该模型在集成电路层面进行了失效物理分析，并对可靠性进行了预测。但在该模型中把各个效应的失效率相加，忽略了界面陷阱浓度Nit的积累和恢复，不能表征内部的失效物理过程，且该模型所需要的失效系数计算过程较为复杂，具有退化预测准确性和仿真效率较低的缺点。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供了一种集成电路耦合失效SPICE仿真方法，该方法建立了NBTI和HCD效应作用的耦合失效物理模型，利用Verilog-A语言将耦合失效物理模型转化为Symbol模块，调用Symbol模块与压控电压源构建等效电压源模块；搭建初始工作电路，对该初始电路进行仿真，获得输出电压曲线，将输出电压解耦提取出PMOS晶体管的NBTI应力剖面和HCD应力剖面；建立SPICE电路，把NBTI应力剖面和HCD应力剖面加载到等效电压源模块，等效电压源模块的输出加载到电路PMOS晶体管栅极，然后对电路进行仿真得到退化数据，分析NBTI和HCD效应作用的耦合失效对电路性能的影响，具有提高退化预测准确性和提高仿真效率的特点。
为了实现上述目的，本发明采用的技术方案是：
步骤1、基于界面陷阱浓度Nit构建NBTI和HCD效应作用的耦合失效物理模型，将耦合失效物理模型转化为Symbol模块，调用Symbol模块与压控电压源构建等效电压源模块；
步骤2、搭建电路仿真得到电压应力剖面，通过解耦电压应力剖面提取出PMOS晶体管的NBTI应力剖面和HCD应力剖面；
步骤3、将步骤2中的NBTI应力剖面和HCD应力剖面加载到步骤1中的等效电压源模块中，仿真得到PMOS晶体管阈值电压退化数据，拟合生成耦合退化函数，根据拟合耦合退化函数得到不同失效时间PMOS晶体管对应的阈值电压退化量；
步骤4、利用等效电压源方法将步骤3中得到的PMOS晶体管阈值电压退化量加载到步骤2搭建的电路中，仿真得到电路的退化数据。
步骤1中所述的等效电压源模块具体包括输入端口和输出端口；
所述的输入端口包括t时间端口及偏置电压端口；
所述的偏置电压端口包括：Vg_nbti、Vs_nbti、Vd_nbti，表示为NBTI效应下PMOS晶体管各端口的电压，Vg_hcd、Vs_hcd、Vd_hcd表示为HCD效应下PMOS晶体管各端口的电压；
所述的输出端口包括：Vth_cal阈值电压漂移。
所述步骤1中的具体步骤为：
步骤1.1、依据R-D模型，NBTI效应退化模型如式(1)所示：
式(1)中，n为迭代步数，n>1，n的值由仿真器定义，a是离散时间点下的界面陷阱浓度Nit，a的值在仿真器瞬态仿真块中定义为与步长相迭代，c是由动态栅极应力确定的参数；
依据R-D模型，HCD效应退化模型如式(2)所示：
式(2)中，Qi为MOS晶体管的反形层电荷，K1是掺杂浓度，K2是退火的界面陷阱浓度，Eox是栅氧化层的垂直电场，λ是热电子的平均自由路程，q为电子电荷量，Em是漏极电场，是载流子产生界面陷阱的关键能量，n是由实验决定的时间幂指数；
步骤1.2、基于式(1)在指定的时间步长Δtn内进行界面陷阱浓度Nit的计算，并且和式(2)HCD效应导致的连续失效过程相结合；代入初始界面浓度Ni 0进行迭代求解，从失效物理层面建立NBTI和HCD效应的耦合失效物理模型；
步骤1.3、建立新库，调用Cadence Virtuoso的Editor工具，使用Verilog-A语言把步骤1.2中的耦合失效物理模型编写成退化模型文件，并转化为Symbol模块保存在新建库中，调用压控电压源和Symbol模块，将Symbol模块的输出端口与压控电压源的输入端口相连，建立等效电压源模块。
所述步骤2搭建工作电路，具体包括以下步骤：
步骤2.1、调用步骤1.3中的Symbol模块来搭建NBTI和HCD耦合失效SPICE仿真模型；
步骤2.2、通过Schematic Editor工具调用具体工艺库中的元器件及步骤2.1的SPICE仿真模型，调整包括器件尺寸在内的设计参数来搭建电路；
所述的步骤2中提取应力剖面，具体包括以下步骤：
在工作电路中，提取PMOS晶体管各个端口在工作过程中的负载波形，再根据失效机制对负载波形进行区间划分获得NBTI应力剖面和HCD应力剖面。
所述的步骤3具体包括以下步骤：
步骤3.1、将步骤2中的应力剖面加载到等效电压源的电压偏置端口得到阈值电压退化量，将阈值电压退化量加载到步骤2.2电路中PMOS晶体管的栅极，仿真得到退化数据并拟合得到不同期望时间下耦合失效引起的PMOS晶体管阈值电压退化数据。
所述的步骤4具体包括以下步骤：
步骤4.1、将步骤3.3中得到的PMOS晶体管阈值电压退化数据与步骤1的耦合失效模型结合得到等效电压源。
步骤4.2、先将步骤4.1中的等效电压源加载到步骤2搭建的电路PMOS晶体管的栅极，模拟在实际工作条件下耦合失效对于电路性能的影响，再通过步骤3.3的仿真电路得到电路的退化数据。
相对于现有技术，本发明的有益效果在于：
1、相较于现有技术，本发明基于界面陷阱浓度Nit构建了NBTI和HCD效应作用的耦合失效物理模型，该模型解决了现有线性叠加模型没有考虑应力耦合的这一缺点。本发明基于耦合失效物理模型，从失效物理层面得到退化数据，分析了耦合失效对实际工作电路性能的影响，具有提高退化预测准确性的特点。
2、相较于现有技术，本发明把解耦的应力剖面加载到压控电压源与耦合失效物理模型结合成的等效电压源模块中模拟耦合失效过程，等效电压源的外部只需要Vg_nbti、Vs_nbti、Vd_nbti、Vg_hcd、Vs_hcd及Vd_hcd6个电压参数，并且可由应力剖面解耦直接获取，具有提高仿真效率的特点。
综上所述，本发明从失效物理层面出发，通过建立耦合模型、解耦应力剖面和建立等效电压源的方法，使发明具有提高退化预测准确性和提高仿真效率的特点。
附图说明
图1为本发明的整体仿真流程框架图。
图2为本发明的耦合模型Symbol示意图。
图3为本发明实施例中NBTI和HCD效应电压应力剖面解耦示意图。
图4为本发明实施例中阈值电压退化曲线函数拟合示意图。
图5为本发明实施例中75级反相器构成的环形振荡器电路图。
图6为本发明实施例中环形振荡器频率退化仿真数据与实验数据对比图。
具体实施方式
下面结合附图和实施例对本发明做详细叙述。
在本实施例中，以75级环振电路为例，温度设置为27度。
参见图1，一种集成电路耦合失效SPICE仿真方法，包括以下步骤：
步骤1、基于界面陷阱浓度Nit构建NBTI和HCD效应作用的耦合失效物理模型，参见图2，图中Vg_nbti、Vs_nbti、Vd_nbti表示为NBTI效应下PMOS晶体管各端口的电压，Vg_hcd、Vs_hcd、Vd_hcd表示HCD效应下PMOS晶体管各端口的电压，Vth_cal表示输出的阈值电压漂移，将耦合失效物理模型转化为Symbol模块，调用Symbol模块与压控电压源构建等效电压源模块；
步骤2、搭建电路仿真得到电压应力剖面，参见图3，通过输入/输出电压应力剖面解耦提取出PMOS晶体管的NBTI应力剖面和HCD应力剖面；
步骤3、将步骤2中的NBTI应力剖面和HCD应力剖面加载到步骤1中的等效电压源模块中，输出与电路中PMOS晶体管栅极相连；参见图4，根据提取得到的阈值电压退化数据生成耦合退化曲线，再拟合得到PMOS晶体管的阈值电压的退化数据；
步骤4、参见图5，将步骤3拟合得到的阈值电压退化数据与步骤1中耦合失效模型结合形成等效电压源，加载到75级环形振荡器电路中的PMOS晶体管栅极，并利用B1、B2、B3、B4四个驱动来使输出波形为方波，进行电路退化仿真，得到仿真退化的数据。
所述的步骤1具体包括以下步骤：
步骤1.1、依据R-D模型，NBTI效应退化模型如式(1)所示：
式(1)中，n的值由仿真器定义；a的初始值为0；c是由动态栅极应力确定的参数；
依据R-D模型，HCD效应退化模型如式(2)所示：
式(2)中，Qi为MOS晶体管的反形层电荷，K1＝3×106是掺杂浓度，K2＝1.7×108是退火的界面陷阱浓度，Eox＝1.3×109V/m是栅氧化层的垂直电场，λ＝7.8×10-9是热电子的平均自由路程，q为电子电荷量，Em＝1×108V/m是漏极电场，是载流子产生界面陷阱的关键能量，n＝0.45是由实验决定的时间幂指数；
步骤1.2、设置实验温度为125摄氏度，Vgs＝Vds＝-1.8V，仿真时间T为2000s，基于式(1)在指定的时间步长Δtn内进行界面陷阱浓度Nit的计算，并且和式(2)HCD效应导致的连续失效过程相结合；代入初始界面浓度Ni 0＝1.5758603×106进行迭代求解，输出的结果为PMOS晶体管的阈值电压在混合应力条件下和给定应力时间T内的退化量；
步骤1.3、建立新库，使用Verilog-A语言把步骤1.2中的耦合失效物理模型转化为Symbol模块保存在新建库中，调用压控电压源和Symbol模块，将Symbol模块的输出端口与压控电压源的输入端口相连，建立等效电压源模块。
所述步骤2搭建工作电路，具体包括以下步骤：
构建SPICE仿真模型，环形振荡器电路是典型的研究电路，针对环振电路耦合失效仿真的应用：
步骤2.1、调用步骤1.3中的Symbol模块来搭建NBTI和HCD耦合失效SPICE仿真模型；
步骤2.2、通过工艺库中的元器件及步骤2.1的SPICE仿真模型来搭建环形振荡器电路，搭建环振电路原理图，环振中反向器的NMOS晶体管的沟道宽长比W/L＝400/280nm，PMOS晶体管的沟道宽长比W/L＝800/280nm，一共75级，实验温度设置为27度。
所述的步骤2中提取应力剖面，具体包括以下步骤：
在反相器工作条件下进行仿真，在输出电压拉高阶段，上拉的PMOS晶体管经受NBTI应力；在电压应力切换的交叠区域会发生PMOS管经历HCD失效的阶段；在输出电压拉低阶段，NBTI应力恢复，混合应力导致耦合失效；提取PMOS晶体管端口在工作过程中的负载波形，再根据失效机制对负载波形进行区间划分获得NBTI应力剖面和HCD应力剖面。
所述的步骤3具体包括以下步骤：
步骤3.1、将步骤2中的应力剖面加载到等效电压源的电压偏置端口得到阈值电压退化量，将阈值电压退化量加载到步骤2.2电路中PMOS晶体管的栅极，开展管级仿真，得到退化数据并拟合得到不同期望时间下耦合失效引起的阈值电压退化数据。
所述的步骤4具体包括以下步骤：
步骤4.1、将步骤3.1拟合得到的阈值电压退化数据与步骤1中耦合失效模型结合形成等效电压源；
步骤4.2、先根据环振工作状态下不同级反相器的应力剖面情况解耦情况，在步骤2.2的SPICE仿真模型中，利用等效电压源的方法向第1、3、…、2n+1级反相器中的PMOS晶体管加载阈值电压的漂移量，n为大于等于0的整数，模拟耦合失效效应对电路的实际影响，再通过步骤3.1的仿真电路得到电路的退化数据。
仿真数据与实验数据对比
实验数据来源于论文“Extracting Voltage Dependence of BTI-inducedDegradation without Temporal Factors by Using BTI-Sensitive and BTI-Insensitive Ring Oscillators”，对于NBTI效应的失效研究，环形振荡器电路是典型的研究电路，从论文中得到NBTI效应对环振频率退化的影响。
参见图6，图中simulations为仿真数据，experiments为实验数据，根据仿真数据与实验数据对比图可以看出，耦合效应和NBTI效应导致的环振频率退化曲线斜率近似相等，但耦合失效导致的频率退化量比NBTI导致的频率退化量大。
结论：由仿真结果可以得到，环振的频率退化了3.49％。这表明NBTI和HCD效应的耦合作用会导致环振电路发生更严重的频率退化，导致环形振荡器电路性能下降，说明本发明的耦合模型在实际电路中具有更加准确预测退化数据的优点。
Claims (6)
1.一种集成电路耦合失效SPICE仿真方法，其特征在于，包括以下步骤：
步骤1、基于界面陷阱浓度Nit构建NBTI和HCD效应作用的耦合失效物理模型，将耦合失效物理模型转化为Symbol模块，调用Symbol模块与压控电压源构建等效电压源模块；
步骤2、搭建电路仿真得到电压应力剖面，通过解耦电压应力剖面提取出PMOS晶体管的NBTI应力剖面和HCD应力剖面；
步骤3、将步骤2中的NBTI应力剖面和HCD应力剖面加载到步骤1中的等效电压源模块中，仿真得到PMOS晶体管阈值电压退化数据，拟合生成耦合退化函数，根据拟合耦合退化函数得到不同失效时间PMOS晶体管对应的阈值电压退化量；
步骤4、利用等效电压源方法将步骤3中得到的PMOS晶体管阈值电压退化量加载到步骤2搭建的电路中，仿真得到电路的退化数据。
2.根据权利要求1所述的一种集成电路耦合失效SPICE仿真方法，其特征在于，步骤1中所述的等效电压源模块具体包括输入端口和输出端口；
所述的输入端口包括t时间端口及偏置电压端口；
所述的偏置电压端口包括：Vg_nbti、Vs_nbti、Vd_nbti，表示为NBTI效应下PMOS晶体管各端口的电压，Vg_hcd、Vs_hcd、Vd_hcd表示为HCD效应下PMOS晶体管各端口的电压；
所述的输出端口包括：Vth_cal阈值电压漂移。
3.根据根据权利要求1或2所述的一种集成电路耦合失效SPICE仿真方法，其特征在于，所述的步骤1具体包括以下步骤：
步骤1.1、依据R-D模型，NBTI效应退化模型如式(1)所示：
式(1)中，n为迭代步数，n>1，n的值由仿真器定义，a是离散时间点下的界面陷阱浓度Nit，a的值在仿真器瞬态仿真块中定义为与步长相迭代，c是由动态栅极应力确定的参数；
依据R-D模型，HCD效应退化模型如式(2)所示：
式(2)中，Qi为MOS晶体管的反形层电荷，K1是掺杂浓度，K2是退火的界面陷阱浓度，Eox是栅氧化层的垂直电场，λ是热电子的平均自由路程，q为电子电荷量，Em是漏极电场，是载流子产生界面陷阱的关键能量，n是由实验决定的时间幂指数；
步骤1.2、基于式(1)在指定的时间步长Δtn内进行界面陷阱浓度Nit的计算，并且和式(2)HCD效应导致的连续失效过程相结合；代入初始界面浓度Ni 0进行迭代求解，从失效物理层面建立NBTI和HCD效应的耦合失效物理模型；
步骤1.3、建立新库，调用Cadence Virtuoso的Editor工具，使用Verilog-A语言把步骤1.2中的耦合失效物理模型编写成退化模型文件，并转化为Symbol模块保存在新建库中，调用压控电压源和Symbol模块，将Symbol模块的输出端口与压控电压源的输入端口相连，建立等效电压源模块。
4.根据权利要求1所述的一种集成电路耦合失效SPICE仿真方法，其特征在于，所述步骤2搭建工作电路，具体包括以下步骤：
步骤2.1、调用步骤1.3中的Symbol模块来搭建NBTI和HCD耦合失效SPICE仿真模型；
步骤2.2、通过Schematic Editor工具调用具体工艺库中的元器件及步骤2.1的SPICE仿真模型，调整包括器件尺寸在内的设计参数来搭建电路；
所述的步骤2中提取应力剖面，具体包括以下步骤：
在工作电路中，提取PMOS晶体管各个端口在工作过程中的负载波形，再根据失效机制对负载波形进行区间划分获得NBTI应力剖面和HCD应力剖面。
5.根据权利要求1所述的一种集成电路耦合失效SPICE仿真方法，其特征在于，所述的步骤3具体包括以下步骤：
步骤3.1、将步骤2中的应力剖面加载到等效电压源的电压偏置端口得到阈值电压退化量，将阈值电压退化量加载到步骤2.2电路中PMOS晶体管的栅极，仿真得到退化数据并拟合得到不同期望时间下耦合失效引起的PMOS晶体管阈值电压退化数据。
6.根据权利要求1所述的一种集成电路耦合失效SPICE仿真方法，其特征在于，所述的步骤4具体包括以下步骤：
步骤4.1、将步骤3.3中得到的PMOS晶体管阈值电压退化数据与步骤1的耦合失效模型结合得到等效电压源；
步骤4.2、先将步骤4.1中的等效电压源加载到步骤2搭建的电路中PMOS晶体管的栅极，模拟在实际工作条件下耦合失效对于电路性能的影响，再通过步骤3.3的仿真电路得到电路的退化数据。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202410136393.2A CN117952052A (zh) | 2024-01-31 | 2024-01-31 | 一种集成电路耦合失效spice仿真方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410136393.2A CN117952052A (zh) | 2024-01-31 | 2024-01-31 | 一种集成电路耦合失效spice仿真方法 |
Publications (1)
| Publication Number | Publication Date |
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| CN117952052A true CN117952052A (zh) | 2024-04-30 |
Family
ID=90799795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410136393.2A Pending CN117952052A (zh) | 2024-01-31 | 2024-01-31 | 一种集成电路耦合失效spice仿真方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117952052A (zh) |
-
2024
- 2024-01-31 CN CN202410136393.2A patent/CN117952052A/zh active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
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| SE01 | Entry into force of request for substantive examination | ||
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