CN117914311A - 一种分频电路及其校准方法、电子设备以及存储介质 - Google Patents

Abstract

本发明公开了一种分频电路及其校准方法、电子设备以及存储介质，涉及分频电路领域，根据参考时钟信号与目标时钟信号之间的相位差确定分频电路输出信号的相位误差，并根据相位误差对补偿控制信号进行修正和调整，以便相位补偿电路利用调整后的补偿控制信号消除相位误差，从而消除小数分频器产生的量化小数杂散；直接利用输入信号对应的参考时钟信号作为校准过程的参考时钟，无需额外的校准参考时钟源，在相位补偿电路进行了预校准的基础上，进一步避免目标时钟信号中的相位误差，合理利用了分频电路中的已有模块，无需额外电路产生校准参考时钟，节省了整个分频电路以及相应芯片的面积与功耗，从而降低分频电路以及相应芯片的成本与设计复杂度。

Description

一种分频电路及其校准方法、电子设备以及存储介质

技术领域

本发明涉及分频电路领域，特别是涉及一种分频电路及其校准方法、电子设备以及存储介质。

背景技术

多路输出的频率综合芯片或其他类型的分频电路中，为了降低功耗和节省面积，通常会采用小数锁相环来产生高频低噪声时钟，然后利用多个小数分频器来基于高频低噪声时钟信号生成任意频率的多路频率输出，但是小数分频器的分频过程会产生小数杂散。为了消除小数分频器产生的量化小数杂散，分频电路中进一步引入了相位补偿电路，相位补偿电路可以减少一定的小数杂散，但是由于相位补偿电路本身的非线性，相位补偿电路并不能完全消除小数分频器产生的小数杂散，并且相位补偿电路的非线性特性会直接影响最终输出的时钟的小数杂散性能，因此为了消除小数分频器产生的量化小数杂散，还需要进一步对相位补偿电路做校准。现有技术中还没有能够简便应用的针对分频电路中的小数杂散的有效解决方法。

发明内容

本发明的目的是提供一种分频电路及其校准方法、电子设备以及存储介质，直接利用作为输入信号的参考时钟信号作为校准过程中的参考时钟，无需额外的校准参考时钟源，在相位补偿电路进行了预校准的基础上，进一步避免目标时钟信号中的相位误差，合理利用了分频电路中的已有模块，无需额外电路产生校准参考时钟，节省了整个分频电路以及相应芯片的面积与功耗，从而降低分频电路以及相应芯片的成本与设计复杂度。

为解决上述技术问题，本发明提供了一种分频电路的校准方法，应用于分频电路的控制器，所述分频电路还包括依次连接的小数锁相环、小数分频器和相位补偿电路，且所述小数锁相环、所述小数分频器和所述相位补偿电路均与所述控制器连接；所述分频电路的校准方法包括：

控制所述小数锁相环和所述小数分频器基于预设分频比将参考时钟信号分频得到分频后时钟信号；

基于补偿控制信号控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号；

确定所述参考时钟信号与所述目标时钟信号之间的相位差；

根据所述相位差调整所述相位补偿电路的补偿控制信号，以控制所述相位补偿电路基于调整后的补偿控制信号对所述分频后时钟信号进行相位补偿。

可选地，所述确定所述参考时钟信号与所述目标时钟信号之间的相位差之前，还包括：

确定所述目标时钟信号与所述参考时钟信号之间的所有周期均存在的固定相位差；

将所述参考时钟信号延时所述固定相位差后得到第一时钟信号；

对应地，所述确定所述参考时钟信号与所述目标时钟信号之间的相位差，包括：

确定所述第一时钟信号与所述目标时钟信号之间的相位差。

可选地，所述分频电路还包括与所述控制器连接的时间数字转换器，所述确定所述第一时钟信号与所述目标时钟信号之间的相位差，包括：

将所述第一时钟信号和所述目标时钟信号输入至所述时间数字转换器；

控制所述时间数字转换器量化并输出所述第一时钟信号与所述目标时钟信号之间的相位差。

可选地，所述基于补偿控制信号控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号，包括：

基于所述预设分频比的小数分频比确定补偿控制信号的若干个控制字；

依次基于若干个所述控制字控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号，其中，所述目标时钟信号的周期数不小于所述控制字的数量。

可选地，当所述预设分频比的小数分频比与所述相位补偿电路的相位插值精度相等，所述相位补偿电路包括N个插值单元，N为正整数时，

所述基于所述预设分频比的小数分频比确定补偿控制信号的若干个控制字，包括：

确定与N个所述插值单元一一对应的N个控制字；

对应地，所述依次基于若干个所述控制字控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号，包括：

按所述插值单元的地址由小到大的顺序依次基于所述控制字控制所述相位补偿电路对所述分频后时钟信号进行相位补偿，以得到与N个控制字一一对应的N个周期的目标时钟信号。

可选地，所述分频电路还包括与所述控制器连接的累加器，所述根据所述相位差调整所述相位补偿电路的补偿控制信号，包括：

控制所述累加器将所述相位差与所述累加器中的当前存储值进行累加，并将累加结果作为所述累加器中新的当前存储值，所述累加器的存储值的初始值为0；

将所述累加器的累加结果乘以校准系数得到所述补偿控制信号对应的相位误差；

基于所述相位误差修正所述补偿控制信号中的相位控制信息，以得到调整后的相位补偿控制信号。

可选地，所述将所述累加器的累加结果乘以校准系数得到所述补偿控制信号对应的相位误差之后，还包括：

构建所述相位误差和所述补偿控制信号之间的对应查找表；

存储所述对应查找表；

对应地，所述控制所述相位补偿电路基于调整后的补偿控制信号对所述分频后时钟信号进行相位补偿，包括：

当所述相位补偿电路存在分频后时钟信号输入，则确定与所述分频后时钟信号对应的补偿控制信号；

根据存储的所述对应查找表更新所述补偿控制信号；

基于更新后的所述补偿控制信号控制所述相位补偿电路对所述分频后时钟信号进行相位补偿。

为解决上述技术问题，本发明还提供了一种分频电路，包括控制器和依次连接的小数锁相环、小数分频器、相位补偿电路，且所述小数锁相环、所述小数分频器和所述相位补偿电路均与所述控制器连接；所述控制器用于实现如前述所述的分频电路的校准方法的步骤。

为解决上述技术问题，本发明还提供了一种电子设备，包括：

存储器，用于存储计算机程序；

控制器，用于实现如前述所述的分频电路的校准方法的步骤。

为解决上述技术问题，本发明还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如前述所述的分频电路的校准方法的步骤。

本发明提供了一种分频电路的校准方法，应用于分频电路的控制器，利用分频电路本身结构以及相位补偿电路当前的补偿控制信号得到与参考时钟信号对应的目标时钟信号，从而根据确定的参考时钟信号与目标时钟信号之间的相位差确定小数分频器产生的小数杂散以及相位补偿电路的非线性造成的目标时钟信号的相位误差，并根据相位误差对补偿控制信号进行修正和调整，以便相位补偿电路后续应用过程中可以利用修正和调整后的补偿控制信号消除相位误差，从而消除小数分频器产生的量化小数杂散；直接利用作为输入信号的参考时钟信号作为校准过程中的参考时钟，无需额外的校准参考时钟源，在相位补偿电路进行了预校准的基础上，进一步避免目标时钟信号中的相位误差，合理利用了分频电路中的已有模块，无需额外电路产生校准参考时钟，节省了整个分频电路以及相应芯片的面积与功耗，从而降低分频电路以及相应芯片的成本与设计复杂度。

本发明还提供了一种分频电路、电子设备以及计算机可读存储介质，具有与上述分频电路的校准方法相同的有益效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种分频电路的校准方法的流程示意图；

图2为本发明提供的一种分频电路及其校准过程的示意图；

图3为本发明提供的另一种分频电路及其校准过程的示意图；

图4为本发明提供的一种电子设备的结构示意图。

具体实施方式

本发明的核心是提供一种分频电路及其校准方法、电子设备以及存储介质，直接利用作为输入信号的参考时钟信号作为校准过程中的参考时钟，无需额外的校准参考时钟源，在相位补偿电路进行了预校准的基础上，进一步避免目标时钟信号中的相位误差，合理利用了分频电路中的已有模块，无需额外电路产生校准参考时钟，节省了整个分频电路以及相应芯片的面积与功耗，从而降低分频电路以及相应芯片的成本与设计复杂度。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参照图1，图1为本发明提供的一种分频电路的校准方法的流程示意图；请参照图2，图2为本发明提供的一种分频电路及其校准过程的示意图；请参照图3，图3为本发明提供的另一种分频电路及其校准过程的示意图；为解决上述技术问题，本发明提供了一种分频电路的校准方法，应用于分频电路的控制器，分频电路还包括依次连接的小数锁相环、小数分频器和相位补偿电路，且小数锁相环、小数分频器和相位补偿电路均与控制器连接；分频电路的校准方法包括：

S11：控制小数锁相环和小数分频器基于预设分频比将参考时钟信号分频得到分频后时钟信号；

不难理解的是，分频电路中的小数锁相环先将输入到分频电路的输入信号进行倍频，之后再通过小数分频器实现倍频后输入信号的分频，分频后的信号经过相位补偿电路后输出，作为最终分频后的输出信号；考虑到后续需要通过比较输入信号和输出信号来确定分频电路最终输出的信号的相位误差，因此输入信号需要采用已知的参考时钟信号实现，对于参考时钟信号的具体类型和实现方式等本申请在此不做特别的限定，可以采用参考晶振时钟信号实现，参考时钟信号作为后续对小数分频器的输出进行校准的校准时钟，也即整个校准过程中的参考时钟。

需要说明的是，参考时钟信号输入到分频电路后，小数锁相环需要根据控制器下发的预设倍频比将参考时钟信号进行倍频，小数分频器需要根据控制器下发的预设分频比将参考时钟信号进行分频，从而得到输入到相位补偿电路的分频后时钟信号，对于预设倍频比和预设分频比的具体取值和实现方式等本申请在此不做特别的限定，预设倍频比和预设分频比相等时，才能使得分频电路的输出时钟信号与输入时钟信号的频率保持一致，才可以将参考时钟信号作为进行后续检测输出信号的相位误差过程中的参考时钟，因此预校准过程中需要设置相等的预设倍频比和预设分频比，同时考虑到小数分频器的预设分频比与相位补偿电路的相位补偿精度相关，预校准过程中的预设倍频比和预设分频比需要根据相位补偿电路的具体控制精度、也即补偿控制信号的具体实现位数来确定。

S12：基于补偿控制信号控制相位补偿电路对分频后时钟信号进行相位补偿后得到目标时钟信号；

可以理解的是，分频后时钟信号输入到相位补偿电路后，相位补偿电路会基于控制器下发的补偿控制信号来对分频后时钟信号进行相位补偿，从而得到分频电路最终输出的分频且减少了一定小数杂散的目标时钟信号。对于相位补偿电路的具体类型和实现方式等本申请在此不做特别的限定，可以采用PI(Phase Interpolator，相位插值电路)、DTC(Digital to Time Converter，数字时间转换器)或其他类型的相位补偿电路实现，本申请中主要采用的是相位插值电路来实现相位补偿电路。

S13：确定参考时钟信号与目标时钟信号之间的相位差；

不难理解的是，最终输出的目标时钟信号会由于小数分频器的小数杂散以及相位补偿电路的非线性与作为输入信号的参考时钟信号之间仍然存在一定的相位误差，因此需要先确定参考时钟信号与目标时钟信号之间的相位差，以便后续对相位补偿电路进行调整从而消除这一相位误差。对于确定参考时钟信号与目标时钟信号之间的相位差的具体实现方式存在多种选择，可以根据实际应用情况进行选择和调整，本申请在此不做特别的限定。

S14：根据相位差调整相位补偿电路的补偿控制信号，以控制相位补偿电路基于调整后的补偿控制信号对分频后时钟信号进行相位补偿。

需要说明的是，控制器内部会根据经验值以及小数分频器的分频比的具体值在初始状态下设置相位补偿电路的初始补偿控制信号，这一初始补偿控制信号并不能完全消除小数分频器导致的小数杂散，导致目标时钟信号与参考时钟信号之间仍然存在一定的相位误差，因此在确定了参考时钟信号与目标时钟信号之间的相位差之后，可以根据得到的相位差调整初始的补偿控制信号，对相位补偿电路进行补偿的相位值根据相位误差的具体情况进行修正和调整，从而使得修正和调整后的补偿控制信号能够完全消除小数分频器导致的小数杂散，同时消除相位补偿电路的非线性造成的误差影响。

不难理解的是，本申请所提供的分频电路的校准方法主要针对于相位补偿电路的相位补偿过程进行的进一步校准，且本申请所提供的分频电路的校准方法对应的校准配置过程可作为整个分频系统正常运行前的预校准处理，可以通过一次校准过程将得到的相位补偿电路的误差校准值存储到寄存器中，也可以重复进行多次校准过程，提高对补偿控制信号的修正和调整的准确性，从而在应用过程中的任意分频的配置下，调整相应控制位的误差校准值，根据相位补偿电路的不同情况确定与初始的补偿控制信号对应的校准值或直接将初始的补偿控制信号更新为调整后的补偿控制信号，从而是分频电路得到低杂散的任意输出频率。

具体地，如图2和图3所示，整个分频系统包括Frac.N PLL(Fractional－N PhaseLocked Loop，小数锁相环)、MMD(Multi-Modulus Divider，小数分频器)以及作为相位补偿电路的PI。以相位插值电路由8位二进制数字信号控制、共有256个插值单元，实现1/256相位插值精度为例，也即补偿控制信号为8位二进制数字信号DCW_CAL，相位插值电路来补偿分频器小数分频造成的量化杂散。小数分频器的分频比控制分为整数控制字FCW_int以及小数控制字FCW_frac组成，考虑到相位补偿电路需要根据小数分频器的具体分频情况进行对应的相位补偿过程，因此相位插值电路的补偿控制信号通常也是基于小数分频器的分频比确定的，控制器会基于小数分频器的小数控制字FCW_frac产生初始的补偿控制信号DCW给到校准系统CAL，采用本申请提供的分频电路的校准方法对补偿控制信号进行修正和调整后，可以生成一个初始补偿控制信号与调整后补偿控制信号的对应表ERR LUT，校准系统CAL作为控制器的一部分，完成对补偿控制信号的调整和修正过程，校准系统CAL将接收到的初始的补偿控制信号DCW作为输出误差查找表(ERR LUT)的输入地址，根据输出误差查找表(ERRLUT)，校准系统会将检测出的与初始的补偿控制信号DCW对应的误差DCW_ERR从DCW中减去后得到调整后的补偿控制信号DCW_CAL，控制器将调整后的补偿控制信号DCW_CAL输出到相位插值电路，此时可以继续重复步骤S11至步骤S14的步骤，重复进行这一校准过程，提高对补偿控制信号的修正和调整过程的准确性和可靠性；当校准关闭或校准初始状态时，查找表的输出为0、DCW_CAL与DCW一致。

不难理解的是，对于小数锁相环、小数分频器以及控制器的具体类型和实现方式等本申请在此不做特别的限定，可以根据实际应用情况进行选择和调整，对于校准过程的具体迭代次数以及迭代过程等可以根据实际应用需求进行选择和设置。本申请利用参考晶振时钟搭配固定延迟作为校准参考时钟，分配特定小数锁相环和输出小数分频器来实现预校准的功能，节省了额外的校准参考时钟源产生电路。通过分配小数锁相环以及小数分频器，实现预校准的效果

作为一种具体的实施例，如图2所示，以相位插值电路由8位二进制数字信号控制、共有256个插值单元，实现1/256相位插值精度为例，通过晶振电路输出参考时钟信号，参考时钟信号的参考晶振频率为50MHz，设定小数锁相环的倍频值为100+1/256，则锁相环输出的倍频后的时钟信号的频率为5G+50/256MHz，设定小数分频器的分频比为100+1/256，使其输出的分频后时钟信号的频率为50MHz，分频后时钟信号经过相位插值电路后得到目标时钟信号，目标时钟信号为50MHz的时钟信号CK2。此50MHz的时钟信号CK2由小数分频器分频后，经过相位插值电路补偿相应的小数相位后产生。由于小数分频器的小数分频比FCW_frac为1/256，因此相位插值电路的256个插值单元在应用过程中都有可能参与相位补偿，因此在分频后时钟信号经过相位插值电路的过程中，需要控制相位插值电路在每个时钟周期补偿的相位恰好由其最小插值单元进行累加得到，即其控制器一次下发补偿控制信号DCW对应的控制字为：0、1、2、3……255，对分频后时钟信号的256个周期依次分别进行1个插值单元、2个插值单元、3个插值单元……256个插值单元的相位补偿，这样便可以在运行过程、也即一个分频后时钟信号中遍历所有的补偿情况，得到的目标时钟信号可以同时获取所有补偿情况对应的相位误差，相位插值电路的全部补偿情形的非线性、增益误差等非理想特性都会在最终的目标时钟信号CK2时钟处表现为对应周期的相位误差，这种情况下目标时钟信号CK2需要至少256个周期的信号。同时考虑到分频电路本身的电路处理延时，因此先将参考晶振输出的50MHz的参考时钟信号经过固定的延时调整得到延时后参考时钟信号CK1，使其与目标时钟信号CK2的相位接近，然后用TDC来量化这两个时钟信号CK1和CK2之间的相位差，进一步地，考虑到量化的相位差中还可能包含了输出信号相对于参考源的非理想特性信息，还可以通过HPF(High Pass Filter，数字高通滤波器)进一步消除CK1与CK2之间的残余固定相位差。

不难理解的是，在进行了多次校准后，校准系统CAL将在不同的控制字下每次校准得到的相位误差分别进行累加，乘以校准系数α后得到每个控制字对应的误差e0,e1…e255，由输出查找表选择出当前控制字对应的误差DCW_ERR，并将误差DCW_ERR从初始的补偿控制信号DCW对应的相位控制信息中减去，就得到了调整后的补偿控制信号DCW_CAL。进行多次校准以及经过一段时间收敛后，每个不同控制字对应的相位误差累积值固定，使得校准系统趋于稳定，就可以得到最终的误差量(DCW_ERR)与初始的补偿控制信号(DCW)的对应查找表(ERR LUT)，并且存入寄存器中。基于对应查找表调整后的补偿控制信号DCW_CAL可以减小由于相位插值电路带来的小数杂散，以便相位插值电路的有效应用。

在实际应用中，由于对全位数相位插值电路进行全控制位的校准需要大量的数字计算量，以8位二进制数字信号为例，对应的误差查找表(ERR LUT)需要256组独立的校准运算信号链，因此考虑到低控制位单元的非理想误差量级较小，对于输出信号的相位误差的影响较小，为了进一步减小整个校准系统以及分频电路的资源、面积以及功耗等，还可以只针对相位补偿电路进行部分高位校准。

作为一种具体的实施例，如图3所示，以相位插值电路由8位二进制数字信号控制、共有256个插值单元，实现1/256相位插值精度为例，小数锁相环的倍频比设定为100+1/16，小数分频器的分频比设定为100+1/16，此时，相位插值电路的补偿控制信号对应的控制字为：0、16、32……255，因此输出的目标时钟信号CK2中只需要体现相位插值电路每16个插值单元补偿的信息，即1/16插值精度，只针对高4位的插值情况。因此校准系统CAL只会针对初始的补偿控制信号DCW的高4位插值情况进行校准，需要16个独立的校准运算信号链，这种情况下目标时钟信号CK2只需至少包括16个周期即可。并且这种方式还可以进一步缩短整个校准系统的收敛时间，校准过程由原来的256个周期一次循环降低为16个周期一次循环，达到节省校准资源的目的。

考虑到现有技术中相位补偿电路的相位补偿过程的不准确性，本发明提供了一种分频电路的校准方法，适用于多路输出的频率综合芯片系统中输出小数分频器的自校准，利用输入晶振作为校准参考时钟，搭配小数锁相环以及小数分频器的控制，实现小数分频器的输出信号以及相位补偿电路的预校准的功能，合理利用了分频系统中的已有模块，无需额外电路产生校准参考时钟，节省了芯片面积与功耗，从而降低芯片成本与设计复杂度，能够广泛适用于多输出频率产生芯片、清抖时钟芯片等领域。

本发明提供了一种分频电路的校准方法，应用于分频电路的控制器，利用分频电路本身结构以及相位补偿电路当前的补偿控制信号得到与参考时钟信号对应的目标时钟信号，从而根据确定的参考时钟信号与目标时钟信号之间的相位差确定小数分频器产生的小数杂散以及相位补偿电路的非线性造成的目标时钟信号的相位误差，并根据相位误差对补偿控制信号进行修正和调整，以便相位补偿电路后续应用过程中可以利用修正和调整后的补偿控制信号消除相位误差，从而消除小数分频器产生的量化小数杂散；直接利用作为输入信号的参考时钟信号作为校准过程中的参考时钟，无需额外的校准参考时钟源，在相位补偿电路进行了预校准的基础上，进一步避免目标时钟信号中的相位误差，合理利用了分频电路中的已有模块，无需额外电路产生校准参考时钟，节省了整个分频电路以及相应芯片的面积与功耗，从而降低分频电路以及相应芯片的成本与设计复杂度。

在上述实施例基础上：

作为一种可选地实施例，确定参考时钟信号与目标时钟信号之间的相位差之前，还包括：

确定目标时钟信号与参考时钟信号之间的所有周期均存在的固定相位差；

将参考时钟信号延时固定相位差后得到第一时钟信号；

对应地，确定参考时钟信号与目标时钟信号之间的相位差，包括：

确定第一时钟信号与目标时钟信号之间的相位差。

不难理解的是，考虑到参考时钟信号依次经过小数锁相环、小数分频器和相位补偿电路的过程会产生电路的处理延时，这一延时过程会造成目标时钟信号与参考时钟信号之间一定的固定相位差，这一固定相位差并不是由于小数杂散或相位补偿电路的非线性导致的，因此在确保参考时钟信号和目标时钟信号之间的相位差之前，最好把这一延时导致的固定相位差消除掉；本申请采用将参考时钟信号进行一定的固定延时(delay)来将参考时钟信号延时为第一时钟信号CK1，延时后的第一时钟信号CK1与目标时钟信号CK2之间的相位差就是消除了电路延时的固定相位差之后，由小数杂散以及相位补偿电路的非线性所导致的相位误差。对于延时环节的具体类型和实现方式等本申请在此不做特别的限定，可以通过继电器延时或电容延时等方式实现。

具体地，通过设置一定的延时环节将参考时钟信号延时为第一时钟信号CK1，消除了电路处理过程所导致的固定相位差，使最终确定的第一时钟信号与目标时钟信号之间的相位差可以准确反映小数分频器的小数杂散以及相位补偿电路的非线性，以便后续补偿控制信号的调整过程的准确性和可靠性。

作为一种可选地实施例，分频电路还包括与控制器连接的时间数字转换器，确定第一时钟信号与目标时钟信号之间的相位差，包括：

将第一时钟信号和目标时钟信号输入至时间数字转换器；

控制时间数字转换器量化并输出第一时钟信号与目标时钟信号之间的相位差。

不难理解的是，确定第一时钟信号与目标时钟信号之间的相位差可以通过时间数字转换器量化相位差的功能实现，时间数字转换器可以将模拟信号转换成以时间表示的数字信号，可以精准确定第一时钟信号与目标时钟信号之间的相位差并将其量化输出，对于时间数字转换器的具体类型和实现方式等本申请在此不做特别的限定。

具体地，利用时间数字转换器可以有效实现对相位差的量化确定过程，时间数字转换器的连接结构简单，易于实现，处理速度快，精度高，有利于准确量化并输出第一时钟信号与目标时钟信号之间的相位差。

作为一种可选地实施例，基于补偿控制信号控制相位补偿电路对分频后时钟信号进行相位补偿后得到目标时钟信号，包括：

基于预设分频比的小数分频比确定补偿控制信号的若干个控制字；

依次基于若干个控制字控制相位补偿电路对分频后时钟信号进行相位补偿后得到目标时钟信号，其中，目标时钟信号的周期数不小于控制字的数量。

不难理解的是，相位补偿电路的补偿控制信号与小数分频比的分频比相关，针对不同的分频比情况，相位补偿电路可以基于补偿控制信号中对应的不同的控制字来进行不同的相位补偿过程，以相位插值电路由8位二进制数字信号控制、共有256个插值单元，实现1/256相位插值精度为例，补偿控制信号中的控制字包括0、1、2、3……255这256个控制字，分别控制1个插值单元、2个插值单元、3个插值单元……256个插值单元的相位补偿；因此为了对相位补偿电路的不同的相位补偿情况都进行校准，相位补偿电路在处理分频后时钟信号时，控制器可以依次输出不同的控制字对应的补偿控制信号，控制相位补偿电路在一个目标时钟信号的不同周期中进行不同控制字、不同相位补偿的过程，以便后续通过一个目标时钟信号就可以完成相位补偿电路的多种不同相位补偿情况的校准过程。对于相位补偿电路的具体相位补偿精度以及对应的控制字的数量和设置方式等可以根据实际应用需求的不同进行调整，本申请在此不做特别的限定。

具体地，为了便于后续通过一个目标时钟信号就可以完成相位补偿电路的多种不同相位补偿情况的校准过程，控制器可以控制相位补偿电路在一个处理过程中基于若干个控制字进行若干种不同的相位补偿过程，提高整个校准过程的效率，有利于整个校准过程的简便应用。

作为一种可选地实施例，当预设分频比的小数分频比与相位补偿电路的相位插值精度相等，相位补偿电路包括N个插值单元，N为正整数时，

基于预设分频比的小数分频比确定补偿控制信号的若干个控制字，包括：

确定与N个插值单元一一对应的N个控制字；

对应地，依次基于若干个控制字控制相位补偿电路对分频后时钟信号进行相位补偿后得到目标时钟信号，包括：

按插值单元的地址由小到大的顺序依次基于所述控制字控制相位补偿电路对分频后时钟信号进行相位补偿，以得到与N个控制字一一对应的N个周期的目标时钟信号。

可以理解的是，对于与相位补偿电路的N个插值单元对应的N种不同的相位补偿过程，本申请可以选择按插值单元的地址由小到大的顺序依次输出N个控制字到相位补偿电路，使得一个目标时钟信号可以遍历相位补偿电路的每一个插值精度，以便通过后续的校准过程直接对相位补偿电路的所有相位补偿情况所对应的相位误差都直接通过一个目标时钟信号的不同周期表征出来，并且由于相位补偿电路的补偿控制信号通常由二进制数实现，二进制数可以作为插值单元的地址，与各个相位补偿过程一一对应，因此可以按插值单元的地址由小到大的顺序来实现各个插值单元的依次参与相位补偿的过程。

具体地，可以通过一个目标时钟信号的N个周期直接完成相位补偿电路的N个插值单元依次累加进入相位补偿的过程，通过控制相位补偿电路在一个处理过程中基于N个控制字进行N种不同的相位补偿过程，提高整个校准过程的效率，有利于整个校准过程的简便应用。

作为一种可选地实施例，分频电路还包括与控制器连接的累加器，根据相位差调整相位补偿电路的补偿控制信号，包括：

控制累加器将相位差与累加器中的当前存储值进行累加，并将累加结果作为累加器中新的当前存储值，累加器的存储值的初始值为0；

将累加器的累加结果乘以校准系数得到补偿控制信号对应的相位误差；

基于相位误差修正补偿控制信号中的相位控制信息，以得到调整后的相位补偿控制信号。

不难理解的是，考虑到单次校准的准确度较低，在每次进行校准的过程中，得到的相位误差都会先与累加器中的当前存储值进行累加后存储起来，每进行依次校准过程后，补偿控制信号都进行了一次更新，因此下一次校准过程是在上一次校准过程修正和调整后的补偿控制信号的基础上完成的，也即下一次校准过程中得到的相位差是上一次校准完成并调整了补偿控制信号之后分频电路仍会存在的一定的相位误差，因此不断的累加过程会导致目标时钟信号的相位误差越来越小，直至校准系统趋于稳定。累加器的存储值的初始值为0，开始进行校准后，每次校准得到的相位差不断累加，不断减小由于小数杂散和相位补偿电路的非线性导致的最终分频电路的输出信号的相位误差，最终得到准确度较高的调整后的相位补偿控制信号，便于分频电路的准确应用。对于累加器的具体类型和实现方式等本申请在此不做特别的限定，对于校准系数α的具体取值等本申请在此不做特别的限定，将累加结果乘以校准系数α可以有效消除电路噪声以及外界噪声等对于得到的相位误差的准确度的影响。

具体地，可以重复进行多次校准的过程来提高确定的相位差的准确度，从而不断减小由于小数杂散和相位补偿电路的非线性导致的最终分频电路的输出信号的相位误差，提高最终的调整后的相位补偿控制信号的准确性和可靠性，以确保分频电路应用后的准确性和可靠性。

作为一种可选地实施例，将累加器的累加结果乘以校准系数得到补偿控制信号对应的相位误差之后，还包括：

构建相位误差和补偿控制信号之间的对应查找表；

存储对应查找表；

对应地，控制相位补偿电路基于调整后的补偿控制信号对分频后时钟信号进行相位补偿，包括：

当相位补偿电路存在分频后时钟信号输入，则确定与分频后时钟信号对应的补偿控制信号；

根据存储的对应查找表更新补偿控制信号；

基于更新后的补偿控制信号控制相位补偿电路对分频后时钟信号进行相位补偿。

不难理解的是，校准系统最终得到的误差量(DCW_ERR)可以通过构建相位误差和补偿控制信号之间的对应查找表来实现对初始的补偿控制信号的对应关系，通过生成对应查找表，校准系统可以在接收到初始的补偿控制信号之后，直接利用对应查找表对补偿控制信号进行修正和调整，并将补偿控制信号直接更新为调整后的补偿控制信号，以提高控制器对相位补偿电路的控制过程的速度。

具体地，通过构建对应查找表，直观便捷的确定初始的补偿控制信号与调整后的补偿控制信号的对应关系，便于控制器以及校准系统及时输出调整后的补偿控制信号，提高整个分频电路的处理速度和工作效率。

为解决上述技术问题，本发明还提供了一种分频电路，包括控制器和依次连接的小数锁相环、小数分频器、相位补偿电路，且小数锁相环、小数分频器和相位补偿电路均与控制器连接；控制器用于实现如前述的分频电路的校准方法的步骤。

需要说明的是，对于分频电路中小数锁相环、小数分频器、相位补偿电路和控制器的具体数量和设置方式等本申请在此不做特别的限定，一个分频电路中可以设置多个依次连接的小数锁相环、小数分频器、相位补偿电路结构，从而实现多路分频的过程。如图2所示，分频电路中还可以进一步包括输出缓冲等其他电路模块。

对于本发明提供的一种分频电路的介绍请参照上述分频电路的校准方法的实施例，本发明在此不再赘述。

为解决上述技术问题，本发明还提供了一种分频电路的校准系统，应用于分频电路的控制器，所述分频电路还包括依次连接的小数锁相环、小数分频器和相位补偿电路，且所述小数锁相环、所述小数分频器和所述相位补偿电路均与所述控制器连接；所述分频电路的校准系统包括：

分频单元，用于控制所述小数锁相环和所述小数分频器基于预设分频比将参考时钟信号分频得到分频后时钟信号；

补偿单元，用于基于补偿控制信号控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号；

相位差确定单元，用于确定所述参考时钟信号与所述目标时钟信号之间的相位差；

补偿调整单元，用于根据所述相位差调整所述相位补偿电路的补偿控制信号，以控制所述相位补偿电路基于调整后的补偿控制信号对所述分频后时钟信号进行相位补偿。

对于本发明提供的一种分频电路的校准系统的介绍请参照上述分频电路的校准方法的实施例，本发明在此不再赘述。

请参照图4，图4为本发明提供的一种电子设备的结构示意图。为解决上述技术问题，本发明还提供了一种电子设备，包括：

存储器21，用于存储计算机程序；

控制器22，用于实现如前述的分频电路的校准方法的步骤。

其中，处理器22可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器22可以采用DSP(Digital Signal Processor，数字信号处理器)、FPGA(Field－Programmable Gate Array，现场可编程门阵列)、PLA(Programmable Logic Array，可编程逻辑阵列)中的至少一种硬件形式来实现。处理器22也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施例中，处理器22可以集成GPU(graphics processing unit，图形处理器)，GPU用于负责显示屏所需要显示的内容的渲染和绘制。一些实施例中，处理器22还可以包括AI(Artificial Intelligence，人工智能)处理器，该AI处理器用于处理有关机器学习的计算操作。

存储器21可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器21还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。本实施例中，存储器21至少用于存储以下计算机程序，其中，该计算机程序被处理器22加载并执行之后，能够实现前述任意一个实施例公开的分频电路的校准方法的相关步骤。另外，存储器21所存储的资源还可以包括操作系统和数据等，存储方式可以是短暂存储或者永久存储。其中，操作系统可以包括Windows、Unix、Linux等。数据可以包括但不限于分频电路的校准方法的数据等。

在一些实施例中，电子设备还可包括有显示屏、输入输出接口、通信接口、电源以及通信总线。

本领域技术人员可以理解的是，图4中示出的结构并不构成对电子设备的限定，可以包括比图示更多或更少的组件。

对于本发明提供的一种电子设备的介绍请参照上述分频电路的校准方法的实施例，本发明在此不再赘述。

为解决上述技术问题，本发明还提供了一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时实现如前述的分频电路的校准方法的步骤。

可以理解的是，如果上述实施例中的方法以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，执行本申请各个实施例所述方法的全部或部分步骤。具体地，计算机可读存储介质可以包括但不限于任何类型的盘，包括软盘、光盘及移动硬盘等，或适合于存储指令、数据的任何类型的媒介或设备等等，本申请在此不做特别的限定。

对于本发明提供的一种计算机可读存储介质的介绍请参照上述分频电路的校准方法的实施例，本发明在此不再赘述。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种分频电路的校准方法，其特征在于，应用于分频电路的控制器，所述分频电路还包括依次连接的小数锁相环、小数分频器和相位补偿电路，且所述小数锁相环、所述小数分频器和所述相位补偿电路均与所述控制器连接；所述分频电路的校准方法包括：

控制所述小数锁相环和所述小数分频器基于预设分频比将参考时钟信号分频得到分频后时钟信号；

基于补偿控制信号控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号；

确定所述参考时钟信号与所述目标时钟信号之间的相位差；

根据所述相位差调整所述相位补偿电路的补偿控制信号，以控制所述相位补偿电路基于调整后的补偿控制信号对所述分频后时钟信号进行相位补偿。

2.如权利要求1所述的分频电路的校准方法，其特征在于，所述确定所述参考时钟信号与所述目标时钟信号之间的相位差之前，还包括：

确定所述目标时钟信号与所述参考时钟信号之间的所有周期均存在的固定相位差；

将所述参考时钟信号延时所述固定相位差后得到第一时钟信号；

对应地，所述确定所述参考时钟信号与所述目标时钟信号之间的相位差，包括：

确定所述第一时钟信号与所述目标时钟信号之间的相位差。

3.如权利要求2所述的分频电路的校准方法，其特征在于，所述分频电路还包括与所述控制器连接的时间数字转换器，所述确定所述第一时钟信号与所述目标时钟信号之间的相位差，包括：

将所述第一时钟信号和所述目标时钟信号输入至所述时间数字转换器；

控制所述时间数字转换器量化并输出所述第一时钟信号与所述目标时钟信号之间的相位差。

4.如权利要求1所述的分频电路的校准方法，其特征在于，所述基于补偿控制信号控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号，包括：

基于所述预设分频比的小数分频比确定补偿控制信号的若干个控制字；

依次基于若干个所述控制字控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号，其中，所述目标时钟信号的周期数不小于所述控制字的数量。

5.如权利要求4所述的分频电路的校准方法，其特征在于，当所述预设分频比的小数分频比与所述相位补偿电路的相位插值精度相等，所述相位补偿电路包括N个插值单元，N为正整数时，

所述基于所述预设分频比的小数分频比确定补偿控制信号的若干个控制字，包括：

确定与N个所述插值单元一一对应的N个控制字；

对应地，所述依次基于若干个所述控制字控制所述相位补偿电路对所述分频后时钟信号进行相位补偿后得到目标时钟信号，包括：

按所述插值单元的地址由小到大的顺序依次基于所述控制字控制所述相位补偿电路对所述分频后时钟信号进行相位补偿，以得到与N个控制字一一对应的N个周期的目标时钟信号。

6.如权利要求1至5任一项所述的分频电路的校准方法，其特征在于，所述分频电路还包括与所述控制器连接的累加器，所述根据所述相位差调整所述相位补偿电路的补偿控制信号，包括：

控制所述累加器将所述相位差与所述累加器中的当前存储值进行累加，并将累加结果作为所述累加器中新的当前存储值，所述累加器的存储值的初始值为0；

将所述累加器的累加结果乘以校准系数得到所述补偿控制信号对应的相位误差；

基于所述相位误差修正所述补偿控制信号中的相位控制信息，以得到调整后的相位补偿控制信号。

7.如权利要求6所述的分频电路的校准方法，其特征在于，所述将所述累加器的累加结果乘以校准系数得到所述补偿控制信号对应的相位误差之后，还包括：

构建所述相位误差和所述补偿控制信号之间的对应查找表；

存储所述对应查找表；

对应地，所述控制所述相位补偿电路基于调整后的补偿控制信号对所述分频后时钟信号进行相位补偿，包括：

当所述相位补偿电路存在分频后时钟信号输入，则确定与所述分频后时钟信号对应的补偿控制信号；

根据存储的所述对应查找表更新所述补偿控制信号；

基于更新后的所述补偿控制信号控制所述相位补偿电路对所述分频后时钟信号进行相位补偿。

8.一种分频电路，其特征在于，包括控制器和依次连接的小数锁相环、小数分频器、相位补偿电路，且所述小数锁相环、所述小数分频器和所述相位补偿电路均与所述控制器连接；所述控制器用于实现如权利要求1至7任一项所述的分频电路的校准方法的步骤。

9.一种电子设备，其特征在于，包括：

存储器，用于存储计算机程序；

控制器，用于实现如权利要求1至7任一项所述的分频电路的校准方法的步骤。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至7任一项所述的分频电路的校准方法的步骤。