CN117895921A - 低功耗触发器 - Google Patents

Abstract

一种低功耗触发器包括：主控部分，所述主控部分包括多路选择器和第一与或反相器(AOI)门电路、第二AOI门电路和第一反相器电路，并且被配置为：接收数据输入信号、扫描输入信号、扫描使能信号和反相扫描使能信号，并且输出第二内部信号和第三内部信号；从控部分，所述从控部分包括第三AOI门电路、第四AOI门电路和第二反相器电路，并且被配置为：接收所述第二内部信号和所述第三内部信号以生成输出信号；以及第三反相器电路，所述第三反相器电路被配置为生成所述反相扫描使能信号。包括在所述主控部分和所述从控部分中的所述第一AOI门电路至所述第四AOI门电路接收时钟信号。

Description

低功耗触发器

相关申请的交叉引用

本申请基于2022年10月13日在韩国知识产权局提交的韩国专利申请No.10-2022-0131764和2022年12月22日在韩国知识产权局提交的韩国专利申请No.10-2022-0182174并且要求其优先权，这些韩国专利申请中的每一者的公开内容通过引用整体地并入本文。

技术领域

本公开涉及一种触发器，更具体地，涉及一种低功耗触发器。

背景技术

诸如智能电话和平板个人计算机(PC)的移动设备需要低功耗设计。由于触发器在移动设备内部占据处理器的大部分，所以降低触发器的电力消耗可能是一种以低功耗驱动移动设备的解决方案。

即使数据变化不大，触发器也可能根据时钟信号的逻辑电平转变而消耗电力。这些触发器特性可能对功耗具有显著影响，尤其是在开关活动低的系统中如此。因此，在数据变化小时减少触发器所消耗的电力的方法是有益的。

发明内容

本发明构思提供了一种功耗降低的低功耗触发器。

根据本发明构思的一个方面，提供了一种接收数据输入信号、扫描输入信号、扫描使能信号和反相扫描使能信号的触发器。所述触发器包括主控部分和从控部分。所述主控部分包括多路选择器和第一与或反相器(AOI)门电路、第二AOI门电路以及第一反相器电路。所述主控部分被配置为：接收所述数据输入信号、所述扫描输入信号、所述扫描使能信号和所述反相扫描使能信号，并且响应于第三内部信号和从所述多路选择器和第一AOI门电路输出的第一内部信号从所述第二AOI门电路输出第二内部信号，并且输出所述第三内部信号。所述从控部分包括第三AOI门电路、第四AOI门电路和第二反相器电路。所述从控部分被配置为：接收所述第二内部信号和所述第三内部信号，并且通过使从所述第三AOI门电路输出的第四内部信号反相来从所述第二反相器电路输出触发器输出信号。所述触发器还包括第三反相器电路，所述第三反相器电路被配置为：通过使所述扫描使能信号反相来生成所述反相扫描使能信号。所述第三AOI门电路被配置为：响应于所述第二内部信号和从所述第四AOI门电路输出的第五内部信号来输出所述第四内部信号。所述多路选择器和第一AOI门电路、所述第二AOI门电路、所述第三AOI门电路以及所述第四AOI门电路被配置为：响应于时钟信号来分别输出所述第一内部信号、所述第二内部信号、所述第四内部信号和所述第五内部信号。

根据本发明构思的另一方面，提供了一种接收数据输入信号、扫描输入信号、扫描使能信号和反相扫描使能信号的触发器。所述触发器包括主控部分、从控部分以及第三反相器电路和第四反相器电路。所述主控部分包括多路选择器和第一或与反相器(OAI)门电路、第二OAI门电路以及第一反相器电路。所述主控部分被配置为：接收所述数据输入信号、所述扫描输入信号、所述扫描使能信号和所述反相扫描使能信号，响应于第三内部信号和从所述多路选择器和第一OAI门电路输出的所述第一内部信号从所述第二OAI门电路输出第二内部信号，并且通过使所述第二内部信号反相从所述第一反相器电路输出所述第三内部信号。所述从控部分包括第三OAI门电路、第四OAI门电路和第二反相器电路。所述从控部分被配置为：接收所述第二内部信号和所述第三内部信号，并且通过使从所述第三OAI门电路输出的第四内部信号反相从所述第二反相器电路输出触发器输出信号。所述第三反相器电路被配置为：通过使所述扫描使能信号反相来生成所述反相扫描使能信号。所述第四反相器电路被配置为：通过使时钟信号反相来生成反相时钟信号。所述第三OAI门电路被配置为：响应于所述第二内部信号和从所述第四OAI门电路输出的第五内部信号来输出所述第四内部信号。所述多路选择器和第一AOI门电路、所述第二OAI门电路、所述第三OAI门电路以及所述第四OAI门电路被配置为：响应于所述反相时钟信号来分别输出所述第一内部信号、所述第二内部信号、所述第四内部信号和所述第五内部信号。

根据本发明构思的另一方面，提供了一种包括多个1位触发器的多位触发器。所述多个1位触发器包括第一触发器和第二触发器。所述第一触发器和所述第二触发器均包括主控部分和从控部分。所述主控部分包括：第一主控级，所述第一主控级被配置为接收数据输入信号、扫描输入信号、扫描使能信号、反相扫描使能信号和第二内部信号，并且响应于时钟信号或反相时钟信号来生成第一内部信号；第二主控级，所述第二主控级被配置为接收所述第一内部信号和第三内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成所述第二内部信号；以及第三主控级，所述第三主控级被配置为接收所述第二内部信号，并且通过使所述第二内部信号反相来生成所述第三内部信号。所述从控部分包括：第一从控级，所述第一从控级被配置为接收所述第二内部信号和第五内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成第四内部信号；第二从控级，所述第二从控级被配置为接收所述第三内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成所述第五内部信号；以及第三从控级，所述第三从控级被配置为接收所述第四内部信号，并且通过使所述第四内部信号反相来生成输出信号。所述第一触发器的输出信号作为扫描输入信号被输入到所述第二触发器。

附图说明

根据结合附图进行的以下详细描述，将更清楚地理解实施例，在附图中：

图1是图示了根据实施例的触发器的逻辑符号的图；

图2是图示了根据实施例的触发器的框图；

图3是图示了根据实施例的触发器的逻辑图；

图4至图6是图示了根据本发明构思的实施例的触发器的电路图；

图7是图示了根据实施例的触发器的逻辑符号的图；

图8是图示了根据实施例的触发器的电路图；

图9是图示了根据实施例的触发器的逻辑符号的图；

图10是图示了根据实施例的触发器的逻辑图；

图11和图12是图示了根据本发明构思的实施例的触发器的电路图；以及

图13是图示了根据实施例的包括触发器的计算系统的框图。

具体实施方式

在下文中，将参考附图详细地描述本发明构思的示例实施例。

图1是图示了根据实施例的触发器10的逻辑符号的图。触发器10可以是接收1位的数据输入信号D的1位触发器。

触发器10可以被包括在电子设备中所包括的集成电路中。例如，电子设备可以是移动电话、智能电话、平板、个人数字助理(PDA)、膝上型电脑、计算机、可穿戴计算设备、服务器、车辆信息娱乐设备或物联网(IoT)设备。集成电路可以包括单元库中定义的多个标准单元，并且多个标准单元可以例如包括OR(或)门、AND(与)门、NOR(或非)门、NAND(与非)门、反相器、或与反相器(OAI)门、与或反相器(AOI)门、触发器或锁存器。

参考图1，触发器10接收数据输入信号D、扫描输入信号SI和扫描使能信号SE，并且根据时钟信号CK来输出输出信号Q。触发器10可以被包括在用作扫描测试电路的扫描链中。

触发器10可以基于扫描使能信号SE和时钟信号CK存储或锁存数据输入信号D，并且通过选择扫描输入信号SI来执行扫描测试操作以输出输出信号Q。扫描测试操作可以通过扫描使能信号SE和扫描输入信号SI来设置扫描链中包括的一定数目的触发器，并且可以通过向扫描链输入特定测试模式来执行扫描测试操作，以根据扫描链的输出信号来验证触发器的准确性。

在根据本发明构思的触发器10中，根据时钟信号CK工作的晶体管的数目减少了，使得时钟信号CK的负载电容可以减小，并且触发器10的功耗可以降低。

图2是图示了根据实施例的触发器10的框图。

参考图2，触发器10可以包括主控部分MS、从控部分SS和反相器电路INV。反相器电路INV可以接收扫描使能信号SE，并且通过使扫描使能信号SE反相来生成反相扫描使能信号nse。

主控部分MS可以包括第一主控级MS1至第三主控级MS3。第一主控级MS1可以接收数据输入信号D、扫描输入信号SI、扫描使能信号SE、反相扫描使能信号nse和第二内部信号IS2，并且响应于时钟信号CK来生成第一内部信号IS1。第一主控级MS1可以通过作为输出节点的第一节点N1来输出第一内部信号IS1。

第二主控级MS2可以接收第一内部信号IS1和第三内部信号IS3，并且响应于时钟信号CK来生成第二内部信号IS2。第二主控级MS2可以通过作为输出节点的第二节点N2来输出第二内部信号IS2。

第三主控级MS3可以接收第二内部信号IS2并且生成第三内部信号IS3。第三主控级MS3可以包括反相器，并且通过第三节点N3即输出节点来输出通过使第二内部信号IS2反相而获得的第三内部信号IS3。

从控部分SS可以包括第一从控级SS1至第三从控级SS3。第一从控级SS1可以接收第二内部信号IS2和第五内部信号IS5，并且响应于时钟信号CK来生成第四内部信号IS4。第一从控级SS1可以通过第四节点N4即输出节点来输出第四内部信号IS4。

第二从控级SS2可以接收第三内部信号IS3和第四内部信号IS4，并且响应于时钟信号CK来生成第五内部信号IS5。第二从控级SS2可以通过第五节点N5即输出节点来输出第五内部信号IS5。

第三从控级SS3可以接收第四内部信号IS4并且生成输出信号Q。第三从控级SS3可以包括反相器，并且输出通过使第四内部信号IS4反相而获得的输出信号Q。

图3是图示了根据实施例的触发器10的逻辑图。

参考图2和图3，触发器10包括多路选择器和第一AOI门电路11、第二AOI门电路12、第三AOI门电路13、第四AOI门电路14以及第一反相器电路INV1、第二反相器电路INV2和第三反相器电路INV3。图3的第三反相器电路INV3可以是图2的反相器电路INV。多路选择器和第一AOI门电路11、第二AOI门电路12、第三AOI门电路13和第四AOI门电路14可以被实现为AOI21门。

图2的第一主控级MS1可以包括多路选择器和第一AOI门电路11，图2的第二主控级MS2可以包括第二AOI门电路12，并且图2的第三主控级MS3可以包括第一反相器电路INV1。

多路选择器和第一AOI门电路11可以执行多路选择器MUX、AND门AND1和NOR门NOR1的运算。多路选择器MUX可以根据扫描使能信号SE的逻辑电平将数据输入信号D或扫描输入信号SI提供给NOR门NOR1。多路选择器MUX不仅可以接收扫描使能信号SE，还可以接收反相扫描使能信号nse。AND门AND1可以通过接收时钟信号CK和第二内部信号IS2来执行AND运算，并且NOR门NOR1可以接收多路选择器MUX的输出和AND门AND1的输出，对接收到的输入执行NOR运算，并且向第一节点N1输出第一内部信号IS1。

第二AOI门电路12可以执行AND门AND2和NOR门NOR2的运算。AND门AND2可以接收时钟信号CK和第三内部信号(例如，图2的IS3)，并且对接收到的输入执行AND运算。NOR门NOR2可以接收第一内部信号IS1和AND门AND2的输出，执行NOR运算，并且向第二节点N2输出第二内部信号IS2。

第一反相器电路INV1可以通过使第二内部信号IS2反相来生成第三内部信号IS3，并且向第三节点N3输出第三内部信号IS3。因此，主控部分MS可以向从控部分SS提供内部信号(即，第二内部信号IS2)和反相内部信号(即，第三内部信号IS3)。

图2的第一从控级SS1可以包括第三AOI门电路13，图2的第二从控级SS2可以包括第四AOI门电路14，并且图2的第三从控级SS3可以包括第二反相器电路INV2。

第三AOI门电路13可以执行AND门AND3和NOR门NOR3的运算。AND门AND3可以通过接收时钟信号CK和第二内部信号IS2来执行AND运算，并且NOR门NOR3可以接收第五内部信号IS5和AND门AND3的输出，执行NOR运算，并且向第四节点N4输出第四内部信号IS4。

第四AOI门电路14可以执行AND门AND4和NOR门NOR4的运算。AND门AND 4可以接收时钟信号CK和第三内部信号IS3并且执行AND运算。NOR门NOR4可以接收第四内部信号IS4和AND门AND4的输出，执行NOR运算，并且向第五节点N5输出第五内部信号IS5。

第二反相器电路INV2可以通过使第四内部信号IS4反相来生成输出信号Q，并且向触发器10的输出端子输出输出信号Q。

图4是图示了根据实施例的触发器10a的电路图。图4是示出了图3的触发器10的不包括第三反相器电路INV3的配置的电路图。

参考图4，触发器10a可以包括多路选择器和第一AOI门电路11、第二AOI门电路12、第三AOI门电路13、第四AOI门电路14、第一反相器电路INV1以及第二反相器电路INV2。

多路选择器和第一AOI门电路11可以包括第一P型晶体管P11至第六P型晶体管P16和第一N型晶体管N11至第六N型晶体管N16。多路选择器和第一AOI门电路11可以具有多路选择器耦接到AOI门的结构。

第一P型晶体管P11的源极连接到第五P型晶体管P15的漏极和第六P型晶体管P16的漏极，并且第一P型晶体管P11的漏极可以连接到第三P型晶体管P13的源极。可以通过第一P型晶体管P11的栅极来接收数据输入信号D。

第二P型晶体管P12的源极连接到第五P型晶体管P15的漏极和第六P型晶体管P16的漏极，并且第二P型晶体管P12的漏极可以连接到第四P型晶体管P14的源极。可以通过第二P型晶体管P12的栅极来接收扫描输入信号SI。

第三P型晶体管P13的漏极和第四P型晶体管P14的漏极可以连接到作为多路选择器和第一AOI门电路11的输出节点的第一节点N1。第三P型晶体管P13的栅极可以接收扫描使能信号SE，并且第四P型晶体管P14的栅极可以接收反相扫描使能信号nse。

相反，第一P型晶体管P11的栅极可以接收扫描使能信号SE，并且第三P型晶体管P13的栅极可以接收数据输入信号D。在这种情况下，第三P型晶体管P13的源极可以连接到第一P型晶体管P11的漏极和第二P型晶体管P12的漏极。

相反，第二P型晶体管P12的栅极可以接收反相扫描使能信号nse，并且第四P型晶体管P14的栅极可以接收扫描输入信号SI。在这种情况下，第三P型晶体管P13的源极可以连接到第一P型晶体管P11的漏极和第二P型晶体管P12的漏极。

第五P型晶体管P15的源极和第六P型晶体管P16的源极可以被施加电源电压VDD。可以通过第五P型晶体管P15的栅极来接收时钟信号CK，并且第六P型晶体管P16的栅极可以连接到作为第二AOI门电路12的输出节点的第二节点N2，使得可以接收第二内部信号(例如，图2的IS2)。

接地电压可以被施加到第一N型晶体管N11的源极和第二N型晶体管N12的源极。第一N型晶体管N11的漏极可以连接到第四N型晶体管N14的源极，并且第二N型晶体管N12的漏极可以连接到第三N型晶体管N13的源极。可以通过第一N型晶体管N11的栅极来接收数据输入信号D，并且可以通过第二N型晶体管N12的栅极来接收扫描输入信号SI。

第三N型晶体管N13的漏极和第四N型晶体管N14的漏极可以连接到第一节点N1。第三N型晶体管N13的栅极可以接收扫描使能信号SE，并且第四N型晶体管N14的栅极可以接收反相扫描使能信号nse。

相反，第一N型晶体管N11的栅极可以接收反相扫描使能信号nse，并且第四N型晶体管N14的栅极可以接收数据输入信号D。在这种情况下，第四N型晶体管N14的源极可以连接到第一N型晶体管N11的漏极和第二N型晶体管N12的漏极。

相反，第二N型晶体管N12的栅极可以接收扫描使能信号SE，并且N型晶体管N13的栅极可以接收扫描输入信号SI。在这种情况下，第四N型晶体管N14的源极可以连接到第一N型晶体管N11的漏极和第二N型晶体管N12的漏极。

第五N型晶体管N15的漏极可以连接到第六N型晶体管N16的源极，并且接地电压可以被施加到第五N型晶体管N15的源极。第六N型晶体管N16的漏极可以连接到第一节点N1。可以通过第五N型晶体管N15的栅极来接收时钟信号CK，并且第六N型晶体管N16的栅极连接到第二节点N2，使得可以接收第二内部信号IS2。

第二AOI门电路12可以包括第一P型晶体管P21至第三P型晶体管P23和第一N型晶体管N21至第三N型晶体管N23。

第一P型晶体管P21的源极可以连接到第二P型晶体管P22的漏极和第三P型晶体管P23的漏极，并且第一P型晶体管P21的漏极可以连接到作为第二AOI门电路12的输出节点的第二节点N2。第一P型晶体管P21的栅极连接到第一节点N1以接收第一内部信号(例如，图2的IS1)。

第二P型晶体管P22的源极和第三P型晶体管P23的源极可以被施加电源电压VDD。可以通过第二P型晶体管P22的栅极来接收时钟信号CK，并且第三P型晶体管P23的栅极连接到第三节点N3以接收第三内部信号(例如，图2的IS3)。

接地电压可以被施加到第一N型晶体管N21的源极，并且第一N型晶体管N21的漏极可以连接到第二节点N2。第一N型晶体管N21的栅极可以连接到第一节点N1以接收第一内部信号IS1。

接地电压可以被施加到第二N型晶体管N22的源极，并且第二N型晶体管N22的漏极可以连接到第三N型晶体管N23的源极。第三N型晶体管N23的漏极可以连接到第二节点N2。第二N型晶体管N22的栅极可以接收时钟信号CK。第三N型晶体管N23的栅极可以连接到第三节点N3以接收第三内部信号IS3。

第三AOI门电路13可以包括第一P型晶体管P31至第三P型晶体管P33和第一N型晶体管N31至第三N型晶体管N33。

第一P型晶体管P31的源极连接到第二P型晶体管P32的漏极和第三P型晶体管P33的漏极，并且第一P型晶体管P31的漏极可以连接到作为第三AOI门电路13的输出节点的第四节点N4。第一P型晶体管P31的栅极可以连接到第五节点N5以接收第五内部信号IS5(例如，图2的IS5)。

第二P型晶体管P32的源极和第三P型晶体管P33的源极可以被施加电源电压VDD。第二P型晶体管P32的栅极可以接收时钟信号CK，并且第三P型晶体管P33的栅极可以连接到第二节点N2以接收第二内部信号IS2。

接地电压可以被施加到第一N型晶体管N31的源极，并且第一N型晶体管N31的漏极可以连接到第四节点N4。第一N型晶体管N31的栅极可以连接到第五节点N5以接收第五内部信号IS5。

接地电压可以被施加到第二N型晶体管N32的源极，并且第二N型晶体管N32的漏极可以连接到第三N型晶体管N33的源极。第三N型晶体管N33的漏极可以连接到第四节点N4。第二N型晶体管N32的栅极可以接收时钟信号CK，并且第三N型晶体管N33的栅极可以连接到第二节点N2以接收第二内部信号IS2。

第四AOI门电路14可以包括第一P型晶体管P41至第三P型晶体管P43和第一N型晶体管N41至第三N型晶体管N43。

第一P型晶体管P41的源极可以连接到第二P型晶体管P42的漏极和第三P型晶体管P43的漏极，并且第一P型晶体管P41的漏极可以连接到作为第四AOI门电路14的输出节点的第五节点N5。第一P型晶体管P41的栅极连接到第四节点N4以接收第四内部信号(例如，图2的IS4)。

第二P型晶体管P42的源极和第三P型晶体管P43的源极可以被施加电源电压VDD。第二P型晶体管P42的栅极可以接收时钟信号CK，并且第三P型晶体管P43的栅极连接到第三节点N3，使得可以接收第三内部信号IS3。

接地电压可以被施加到第一N型晶体管N41的源极，并且第一N型晶体管N41的漏极可以连接到第五节点N5。第一N型晶体管N41的栅极可以连接到第四节点N4。

接地电压可以被施加到第二N型晶体管N42的源极，并且第二N型晶体管N42的漏极可以连接到第三N型晶体管N43的源极。第三N型晶体管N43的漏极可以连接到第五节点N5。第二N型晶体管N42的栅极可以接收时钟信号CK，并且第三N型晶体管N43的栅极可以连接到第三节点N3。

第一反相器电路INV1和第二反相器电路INV2中的每一者可以包括串联连接在电源电压VDD与接地电压之间的一个P型晶体管和一个N型晶体管。

图5是图示了根据实施例的触发器10b的电路图。图5是图示了图3的触发器10的不包括第三反相器电路INV3的配置的电路图。

参考图5，触发器10b可以包括多路选择器和第一AOI门电路11a、第二AOI门电路12a、第三AOI门电路13a、第四AOI门电路14a、第一反相器电路INV1以及第二反相器电路INV2。

图5的多路选择器和第一AOI门电路11a可以对应于图3的多路选择器和第一AOI门电路11。图5的第二AOI门电路12a可以对应于图3的第二AOI门电路12。图5的第三AOI门电路13a可以对应于图3的第三AOI门电路13，并且图5的第四AOI门电路14a可以对应于图3的第四AOI门电路14。在图5的描述中，将省略与图4中相同的附图标记的冗余描述。

第三AOI门电路13a可以包括P型晶体管P31a和第一N型晶体管N31至第三N型晶体管N33。P型晶体管P31a的漏极可以连接到作为第三AOI门电路13a的输出节点的第四节点N4。P型晶体管P31a的栅极连接到第五节点N5以接收第五内部信号IS5(例如，图2中的IS5)。P型晶体管P31a的源极可以连接到多路选择器和第一AOI门电路11a中的第五P型晶体管P15的漏极和第六P型晶体管P16的漏极。另外，P型晶体管P31a的源极可以连接到多路选择器和第一AOI门电路11a中的第一P型晶体管P11的源极和第二P型晶体管P12的源极。

第三AOI门电路13a可以与多路选择器和第一AOI门电路11a共享第五P型晶体管P15和第六P型晶体管P16。因此，第三AOI门电路13a可以对第二内部信号(例如，图2的IS2)、时钟信号CK和第五内部信号IS5执行AOI门运算。

第四AOI门电路14a可以包括P型晶体管P41a和第一N型晶体管N41至第三N型晶体管N43。P型晶体管P41a的漏极可以连接到作为第四AOI门电路14a的输出节点的第五节点N5。P型晶体管P41a的栅极可以连接到第四节点N4以接收第四内部信号(例如，图2的IS4)。P型晶体管P41a的源极可以连接到第二AOI门电路12a中的第二P型晶体管P22的漏极和第三P型晶体管P23的漏极。另外，P型晶体管P41a的源极可以连接到第二AOI门电路12a中的第一P型晶体管P21的源极。

第四AOI门电路14a可以与第二AOI门电路12a共享第二P型晶体管P22和第三P型晶体管P23。因此，第四AOI门电路14a可以对第三内部信号(例如，图2的IS3)、时钟信号CK和第四内部信号IS4执行AOI门运算。

由于第三AOI门电路13a与多路选择器和第一AOI门电路11a共享第五P型晶体管P15和第六P型晶体管P16，并且第四AOI门电路14a与第二AOI门电路12a共享第二P型晶体管P22和第三P型晶体管P23，因此构成根据实施例的触发器10b的晶体管的总数可以减少，并且特别地，由于根据时钟信号CK进行操作的晶体管的数目减少了，所以时钟信号CK的负载电容可以减小，并且触发器10b的功耗可以降低。

图6是图示了根据示例实施例的触发器10c的电路图。图6是示出了图3的触发器10的不包括第三反相器电路INV3的配置的电路图。

参考图6，触发器10c可以包括多路选择器和第一AOI门电路11b、第二AOI门电路12b、第三AOI门电路13b、第四AOI门电路14b、第一反相器电路INV1以及第二反相器电路INV2。

图6的多路选择器和第一AOI门电路11b可以对应于图3的多路选择器和第一AOI门电路11。图6的第二AOI门电路12b可以对应于图3的第二AOI门电路12。图6的第三AOI门电路13b可以对应于图3的第三AOI门电路13，并且图6的第四AOI门电路14b可以对应于图3的第四AOI门电路14。在图6的描述中，将省略与图4中相同的附图标记的冗余描述。

第三AOI门电路13b可以包括P型晶体管P31a和N型晶体管N31。作为第三AOI门电路13b的输出节点的第四节点N4可以连接到多路选择器和第一AOI门电路11b中的第五P型晶体管P15的漏极和第六P型晶体管P16的漏极以及多路选择器和第一AOI门电路11b中的第五N型晶体管N15b的一端(例如，源极)。第三AOI门电路13b可以与多路选择器和第一AOI门电路11b共享第五P型晶体管P15、第六P型晶体管P16、第五N型晶体管N15b和第六N型晶体管N16。因此，第三AOI门电路13b可以对第二内部信号(例如，图2的IS2)、时钟信号CK和第五内部信号IS5执行AOI门运算。

第四AOI门电路14b可以包括P型晶体管P41a和N型晶体管N41。作为第四AOI门电路14b的输出节点的第五节点N5可以连接到第二AOI门电路12b中的第二N型晶体管N22b的一端(例如，源极)。第四AOI门电路14b可以与第二AOI门电路12b共享第二P型晶体管P22、第三P型晶体管P23、第二N型晶体管N22b和第三N型晶体管N23。因此，第四AOI门电路14b可以对第三内部信号IS3、时钟信号CK和第四内部信号(例如，图2的IS4)执行AOI门运算。

在根据本发明构思的触发器10c中，第三AOI门电路13b可以与多路选择器和第一AOI门电路11b共享第五P型晶体管P15、第六P型晶体管P16、第五N型晶体管N15b和第六N型晶体管N16。另外，第四AOI门电路14b可以与第二AOI门电路12b共享第二P型晶体管P22、第三P型晶体管P23、第二N型晶体管N22b和第三N型晶体管N23。因此，构成触发器10c的晶体管的总数可以减少，并且特别地，由于根据时钟信号CK进行操作的晶体管的数目减少了，所以时钟信号CK的负载电容可以减小，并且触发器10c的功耗可以降低。

图7是图示了根据实施例的触发器100的逻辑符号的图。图8是图示了根据实施例的触发器100的电路图。图7是示出了串联连接的图3的多个触发器10并且不包括接收扫描使能信号SE并且生成反相扫描使能信号nse的反相器电路的配置的电路图。

参考图7，触发器100可以是接收多位的数据输入信号的多位触发器。触发器100可以包括多个1位触发器，例如，第一触发器10_1至第n触发器10_n(n是自然数)。第一触发器10_1至第n触发器10_n均可以具有扫描链结构，其中一个1位触发器的输出信号作为扫描输入信号被提供给下一个1位触发器。

例如，第一触发器10_1可以接收1位的第一数据输入信号D0、扫描输入信号SI和扫描使能信号SE，并且根据时钟信号CK来输出第一输出信号Q0。第一输出信号Q0可以作为扫描输入信号SI被提供给第二触发器10_2。第二触发器10_2可以接收第二数据输入信号D1、第一输出信号Q0和扫描使能信号SE，并且根据时钟信号CK来输出第二输出信号Q1。第n触发器10_n可以接收第n数据输入信号Dn-1、第(n-1)输出信号Qn-2和扫描使能信号SE，并且根据时钟信号CK来输出第n输出信号Qn-1。

第一触发器10_1至第n触发器10_n均可以具有参考图4至图6描述的触发器电路结构。例如，第一触发器10_1至第n触发器10_n中的每一者包括图4至图6的多路选择器和第一AOI门电路、第二AOI门电路、第三AOI门电路、第四AOI门电路、第一反相器电路以及第二反相器电路。

参考图8，第一触发器10_1和第二触发器10_2均可以具有参考图5描述的电路结构。第一触发器10_1可以接收第一数据输入信号D0、扫描输入信号SI、扫描使能信号SE、反相扫描使能信号nse和时钟信号CK，并且在第一节点N1_1处生成第一内部信号(例如，图2中的IS1)，在第二节点N2_1处生成第二内部信号(例如，图2中的IS2)，在第三节点N3_1处生成第三内部信号(例如，图2中的IS3)，在第四节点N4_1处生成第四内部信号(例如，图2中的IS4)，并且在第五节点N5_1处生成第五内部信号(例如，图2中的IS5)。第一触发器10_1的第一输出信号Q0可以作为扫描输入信号SI被提供给第二触发器10_2。因此，第一触发器10_1的第一输出信号Q0可以被提供给第二触发器10_2的多路选择器和第一AOI门电路。

第二触发器10_2可以接收第二数据输入信号D1、第一输出信号Q0、扫描使能信号SE、反相扫描使能信号nse和时钟信号CK，并且在第一节点N1_2处生成第一内部信号(例如，图2中的IS1)，在第二节点N2_2处生成第二内部信号(例如，图2中的IS2)，在第三节点N3_2处生成第三内部信号(例如，图2中的IS3)，在第四节点N4_2处生成第四内部信号(例如，图2中的IS4)，并且在第五节点N5_2处生成第五内部信号(例如，图2中的IS5)。第二触发器10_2的第二输出信号Q1可以作为扫描输入信号SI被提供给连接在第二触发器10_2之后的第三触发器10_3。

在图7和图8中，已经描述了具有参考图1描述的触发器10连续连接的扫描链结构的多位触发器100，但是本发明构思不限于此。多位触发器100可以具有图9的触发器20连续连接的扫描链结构。

根据本发明构思，由于多位触发器100中包括的第一触发器10_1至第n触发器10_n中的每一者的晶体管的数目减少了，所以多位触发器100的晶体管的总数也可以大大减少。因此，多位触发器100的功耗也可以有效地降低。

图9是示出根据实施例的触发器20的逻辑符号的图。触发器20可以包括接收1位的数据输入信号D的1位触发器。

参考图9，触发器20可以接收数据输入信号D、扫描输入信号SI和扫描使能信号SE，并且根据反相时钟信号nclk来输出输出信号Q。触发器20可以被包括在作为扫描测试电路的扫描链结构中。触发器20还可以包括通过使时钟信号CK反相来生成反相时钟信号nclk的反相器电路INV'。

触发器20可以基于扫描使能信号SE和反相时钟信号nclk存储或锁存数据输入信号D，并且通过选择扫描输入信号SI来执行扫描测试操作以输出输出信号Q。在根据本发明构思的触发器20中根据反相时钟信号nclk工作的晶体管的数目减少了，使得反相时钟信号nclk的负载电容可以减小，并且触发器20的功耗可以降低。

图10是图示了根据实施例的触发器20的逻辑图。

参考图10，触发器20可以包括主控部分、从控部分、第三反相器电路INV3'和第四反相器电路INV4'，所述主控部分包括第一主控级MS1至第三主控级MS3，所述从控部分包括第一从控级SS1至第三从控级SS3。第三反相器电路INV3'可以通过使扫描使能信号SE反相来生成反相扫描使能信号nse，而第四反相器电路INV4'是图9的反相器电路INV'并且可以通过使时钟信号CK反相来生成反相时钟信号nclk。

第一主控级MS1可以包括多路选择器和第一OAI门电路21，第二主控级MS2可以包括第二OAI门电路22，并且第三主控级MS3可以包括第一反相器电路INV1'。第一从控级SS1可以包括第三OAI门电路23，第二从控级SS2可以包括第四OAI门电路24，并且第三从控级SS3可以包括第二反相器电路INV2'。主控部分和从控部分中包括的第一OAI门电路21、第二OAI门电路22、第三OAI门电路23和第四OAI门电路24可以被实现为OAI21门。

多路选择器和第一OAI门电路21可以执行多路选择器MUX、OR门OR1和NAND门NAND1的运算。多路选择器MUX可以根据扫描使能信号SE的逻辑电平将数据输入信号D或扫描输入信号SI提供给NAND门NAND1。多路选择器MUX不仅可以接收扫描使能信号SE，还可以接收反相扫描使能信号nse。OR门OR1可以通过接收反相时钟信号nclk和第二内部信号IS2'来执行OR运算，并且NAND门NAND1可以接收多路选择器MUX的输出和OR门OR1的输出，对接收到的输入执行NAND运算，并且向第一节点N1'输出第一内部信号IS1'。

第二OAI门电路22可以执行OR门OR2和NAND门NAND2的运算。OR门OR2可以接收反相时钟信号nclk和第三内部信号IS3'，并且对接收到的输入执行OR运算。NAND门NAND2可以接收第一内部信号IS1'和OR门OR2的输出，执行NAND运算，并且向第二节点N2'输出第二内部信号IS2'。

第一反相器电路INV1'可以通过使第二内部信号IS2'反相来生成第三内部信号IS3'，并且向第三节点N3'输出第三内部信号IS3'。因此，主控部分可以向从控部分提供内部信号(即，第二内部信号IS2')和反相内部信号(即，第三内部信号IS3')。

第三OAI门电路23可以执行OR门OR3和NAND门NAND3的运算。OR门OR3可以通过接收反相时钟信号nclk和第二内部信号IS2'来执行OR运算，并且NAND门NAND3可以接收第五内部信号IS5'和OR门OR3的输出，执行NAND运算，并且向第四节点N4'输出第四内部信号IS4'。

第四OAI门电路24可以执行OR门OR4和NAND门NAND4的运算。OR门OR4可以接收反相时钟信号nclk和第三内部信号IS3'并且执行OR运算。NAND门NAND4可以接收第四内部信号IS4'和OR门OR4的输出，执行NAND运算，并且向第五节点N5'输出第五内部信号IS5'。

第二反相器电路INV2'可以通过使第四内部信号IS4'反相来生成输出信号Q，并且可以向触发器20的输出端子输出该信号。

图11是图示了根据实施例的触发器20a的电路图。图11是示出了图10的触发器20不包括第三反相器电路INV3'和第四反相器电路INV4'的配置的电路图。

参考图11，触发器20a可以包括多路选择器和第一OAI门电路21、第二OAI门电路22、第三OAI门电路23、第四OAI门电路24、第一反相器电路INV1'以及第二反相器电路INV2'。

多路选择器和第一OAI门电路21可以包括第一P型晶体管P11'至第六P型晶体管P16'和第一N型晶体管N11'至第六N型晶体管N16'。多路选择器和第一OAI门电路21可以具有多路选择器耦接到OAI门的结构。

第一P型晶体管P11'的源极被施加电源电压VDD，并且第一P型晶体管P11'的漏极连接到第三P型晶体管P13'的源极。可以通过第一P型晶体管P11'的栅极来接收数据输入信号D。

第二P型晶体管P12'的源极可以被施加电源电压VDD，并且第二P型晶体管P12'的漏极可以连接到第四P型晶体管P14'的源极。可以通过第二P型晶体管P12'的栅极来接收扫描输入信号SI。

第三P型晶体管P13'的漏极和第四P型晶体管P14'的漏极可以连接到作为多路选择器和第一OAI门电路21的输出节点的第一节点N1'。可以通过第三P型晶体管P13'的栅极来接收扫描使能信号SE，并且可以通过第四P型晶体管P14'的栅极来接收反相扫描使能信号nse。

第五P型晶体管P15'的源极可以被施加电源电压VDD，并且第五P型晶体管P15'的漏极可以连接到第六P型晶体管P16'的源极。可以通过第五P型晶体管P15'的栅极来接收反相时钟信号nclk。

第六P型晶体管P16'的漏极可以连接到第一节点N1'。第六P型晶体管P16'的栅极连接到作为第二OAI门电路22的输出节点的第二节点N2'，使得可以接收第二内部信号(例如，图10中的IS2')。

第一N型晶体管N11'的源极和第二N型晶体管N12'的源极可以分别连接到第五N型晶体管N15'的漏极和第六N型晶体管N16'的漏极。第一N型晶体管N11'的漏极可以连接到第四N型晶体管N14'的源极，并且第二N型晶体管N12'的漏极可以连接到第三N型晶体管N13'的源极。可以通过第一N型晶体管N11'的栅极来接收数据输入信号D，并且可以通过第二N型晶体管N12'的栅极来接收扫描输入信号SI。

第三N型晶体管N13'的漏极和第四N型晶体管N14'的漏极可以连接到第一节点N1'。可以通过第三N型晶体管N13'的栅极来接收扫描使能信号SE，并且可以通过第四N型晶体管N14'的栅极来接收反相扫描使能信号nse。

接地电压可以被施加到第五N型晶体管N15'的源极和第六N型晶体管N16'的源极。可以通过第五N型晶体管N15'的栅极来接收反相时钟信号nclk，并且第六N型晶体管N16'的栅极连接到第二节点N2'，使得可以接收第二内部信号IS2'。

第二OAI门电路22可以包括第一P型晶体管P21'至第三P型晶体管P23'和第一N型晶体管N21'至第三N型晶体管N23'。

电源电压VDD可以被施加到第一P型晶体管P21'的源极，并且第一P型晶体管P21'的漏极可以连接到作为第二OAI门电路22的输出节点的第二节点N2'。第一P型晶体管P21'的栅极连接到第一节点N1'以接收第一内部信号(例如，图10中的IS1')。

第二P型晶体管P22'的源极可以被施加电源电压VDD，并且第二P型晶体管P22'的漏极可以连接到第三P型晶体管P23'的源极。可以通过第二P型晶体管P22'的栅极来接收反相时钟信号nclk。

第三P型晶体管P23'的漏极可以连接到第二节点N2'。第三P型晶体管P23'的栅极连接到第三节点N3'以接收第三内部信号(例如，图10中的IS3')。

第一N型晶体管N21'的源极可以连接到第二N型晶体管N22'的漏极和第三N型晶体管N23'的漏极。第一N型晶体管N21'的漏极可以连接到第二节点N2'。第一N型晶体管N21'的栅极可以连接到第一节点N1'以接收第一内部信号IS1'。

接地电压可以被施加到第二N型晶体管N22'的源极和第三N型晶体管N23'的源极。第二N型晶体管N22'的栅极可以接收反相时钟信号nclk。第三N型晶体管N23'的栅极可以连接到第三节点N3'以接收第三内部信号IS3'。

第三OAI门电路23可以包括第一P型晶体管P31'至第三P型晶体管P33'和第一N型晶体管N31'至第三N型晶体管N33'。

第一P型晶体管P31'的源极被施加电源电压VDD，并且第一P型晶体管P31'的漏极可以连接到作为第三OAI门电路23的输出节点的第四节点N4'。第一P型晶体管P31'的栅极可以连接到第五节点N5'以接收第五内部信号(例如，图10中的IS5')。

第二P型晶体管P32'的源极可以被施加电源电压VDD，并且第二P型晶体管P32'的漏极可以连接到第三P型晶体管P33'的源极。第二P型晶体管P32'的栅极可以接收反相时钟信号nclk。

第三P型晶体管P33'的漏极可以连接到第四节点N4'。第三P型晶体管P33'的栅极可以连接到第二节点N2'以接收第二内部信号IS2'。

第一N型晶体管N31'的源极连接到第二N型晶体管N32'的漏极和第三N型晶体管N33'的漏极，并且第一N型晶体管N31'的漏极可以连接到第四节点N4'。第一N型晶体管N31'的栅极可以连接到第五节点N5'以接收第五内部信号IS5'。

接地电压可以被施加到第二N型晶体管N32'的源极和第三N型晶体管N33'的源极。第二N型晶体管N32'的栅极可以接收反相时钟信号nclk，并且第三N型晶体管N33'的栅极可以连接到第二节点N2'以接收第二内部信号IS2'。

第四OAI门电路24可以包括第一P型晶体管P41'至第三P型晶体管P43'和第一N型晶体管N41'至第三N型晶体管N43'。

第一P型晶体管P41'的源极被施加电源电压VDD，并且第一P型晶体管P41'的漏极可以连接到作为第四OAI门电路24的输出节点的第五节点N5'。第一P型晶体管P41'的栅极连接到第四节点N4'以接收第四内部信号(例如，图10中的IS4')。

第二P型晶体管P42'的源极可以被施加电源电压VDD，并且第二P型晶体管P42'的漏极可以连接到第三P型晶体管P43'的源极。可以在第二P型晶体管P42'的栅极处接收反相时钟信号nclk。

第三P型晶体管P43'的漏极可以连接到第五节点N5'。第三P型晶体管P43'的栅极连接到第三节点N3'，使得可以接收第三内部信号IS3'。

第一N型晶体管N41'的源极可以连接到第二N型晶体管N42'的漏极和第三N型晶体管N43'的漏极。第一N型晶体管N41'的漏极可以连接到第五节点N5'。第一N型晶体管N41'的栅极可以连接到第四节点N4'以接收第四内部信号IS4'。

接地电压可以被施加到第二N型晶体管N42'的源极和第三N型晶体管N43'的源极。第二N型晶体管N42'的栅极可以接收反相时钟信号nclk，并且第三N型晶体管N43'的栅极可以连接到第三节点N3'以接收第三内部信号IS3'。

图12是图示了根据实施例的触发器20b的电路图。图12是示出了图10的触发器20不包括第三反相器电路INV3'和第四反相器电路INV4'的配置的电路图。

参考图12，触发器20b可以包括多路选择器和第一OAI门电路21a、第二OAI门电路22a、第三OAI门电路23a、第四OAI门电路24a、第一反相器电路INV1'以及第二反相器电路INV2'。图12的多路选择器和第一OAI门电路21a可以对应于图11的多路选择器和第一OAI门电路21。图12的第二OAI门电路22a可以对应于图11的第二OAI门电路22。图12的第三OAI门电路23a可以对应于图11的第三OAI门电路23，图12的第四OAI门电路24a可以对应于图11的第四OAI门电路24。在图12的描述中，将省略与图11中相同的符号的冗余描述。

多路选择器和第一OAI门电路21a可以包括第一P型晶体管P11'至第六P型晶体管P16'和第一N型晶体管N11'至第六N型晶体管N16'。

第二OAI门电路22a可以包括第一P型晶体管P21'至第三P型晶体管P23'和第一N型晶体管N21'至第三N型晶体管N23'。

第三OAI门电路23a可以包括第一P型晶体管P31'至第三P型晶体管P33'和N型晶体管N31a'。N型晶体管N31a'的漏极可以连接到作为第三OAI门电路23a的输出节点的第四节点N4'。N型晶体管N31a'的栅极可以连接到第五节点N5'以接收第五内部信号(例如，图10中的IS5')。N型晶体管N31a'的源极可以连接到多路选择器和第一OAI门电路21a中的第五N型晶体管N15'的漏极和第六N型晶体管N16'的漏极。另外，N型晶体管N31a'的源极可以连接到多路选择器和第一OAI门电路21a中的第一N型晶体管N11'的源极和第二N型晶体管N12'的源极。

第三OAI门电路23a可以与多路选择器和第一OAI门电路21a共享第五N型晶体管N15'和第六N型晶体管N16'。因此，第三OAI门电路23a可以对第二内部信号(例如，图10中的IS2')、反相钟信号nclk和第五内部信号IS5'执行OAI门运算。

第四OAI门电路24a可以包括第一P型晶体管P41'至第三P型晶体管P43'和N型晶体管N41a'。N型晶体管N41a'的漏极可以连接到作为第四OAI门电路24a的输出节点的第五节点N5'。N型晶体管N41a'的栅极可以连接到第四节点N4'以接收第四内部信号(例如，图10中的IS4')。N型晶体管N41a'的源极可以连接到第二OAI门电路22a中的第二N型晶体管N22'的漏极和第三N型晶体管N23'的漏极。另外，N型晶体管N41a'的源极可以连接到第二OAI门电路22a中的第一N型晶体管N21'的源极。

第四OAI门电路24a可以与第二OAI门电路22a共享第二N型晶体管N22'和第三N型晶体管N23'。因此，第四OAI门电路24a可以对第三内部信号(例如，图10中的IS3')、反相钟信号nclk和第四内部信号IS4'执行OAI门运算。

由于第三OAI门电路23a与多路选择器和第一OAI门电路21a共享第五N型晶体管N15'和第六N型晶体管N16'，并且第四OAI门电路24a与第二OAI门电路22a共享第二N型晶体管N22'和第三N型晶体管N23'，因此构成触发器20b的晶体管的总数可以减少，并且特别地，由于根据反相时钟信号nclk进行操作的晶体管的数目减少了，所以反相时钟信号nclk的负载电容可以减小，并且触发器20b的功耗可以降低。

图13是图示了根据实施例的包括上述触发器10、100和20中的至少一者的计算系统700的框图。

参考图13，计算系统700可以包括处理器702、存储器704、存储装置706、输入/输出单元708等。在实施例中，处理器702、存储器704、存储装置706和输入/输出单元708中包括的多个半导体器件、集成电路、顺序逻辑电路等中的至少一者可以包括参考图1和图9描述的1位触发器10和20中的一者，或者可以包括参考图7描述的多位触发器100。计算系统700可以是诸如台式计算机、工作站、服务器等的固定计算系统，并且可以是诸如膝上型计算机的便携式计算系统。

处理器702可以执行某些操作或任务。处理器121可以被称为处理单元并且可以包括能够运行任意指令集的至少一个核，例如，诸如微处理器、应用处理器(AP)、数字信号处理器(DSP)和图形处理单元(GPU)。处理器702可以经由诸如地址总线、控制总线、数据总线等的总线与存储器704、存储装置706和输入/输出单元708进行通信。处理器702也可以耦接到扩展总线，诸如外围组件互连(PCI)总线。

存储器704可以存储计算系统700的操作所需的数据。存储器704可以存储处理器702可运行的程序。存储器704可以包括一个或更多个计算机可读存储介质。例如，存储器704可以是非易失性存储器并且可以包括磁性硬盘、光盘、软盘、闪存、电可编程存储器(EPROM)或电可擦除可编程(EEPROM)存储器的形式。另外，存储器704可以被实现为随机存取存储器(RAM)或高速缓存，并且例如，存储器704可以包括动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

即使向计算系统700供应的电力被切断，存储装置706也不会丢失所存储的数据。例如，存储装置706可以包括非易失性存储器件，并且可以包括诸如磁带、光盘、磁盘、固态硬盘(SSD)、硬盘驱动器、CD-ROM等的存储介质。

输入/输出单元708可以包括诸如键盘、键区和鼠标的输入单元，以及诸如打印机和显示器的输出单元。

虽然已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。

Claims (20)

1.一种触发器，所述触发器包括：

主控部分，所述主控部分包括多路选择器和第一AOI门电路、第二AOI门电路和第一反相器电路，所述AOI门电路即与或反相器门电路，并且所述主控部分被配置为：

接收数据输入信号、扫描输入信号、扫描使能信号和反相扫描使能信号，

基于第一内部信号和第三内部信号输出第二内部信号，并且

基于所述第二内部信号输出所述第三内部信号；

从控部分，所述从控部分包括第三AOI门电路、第四AOI门电路和第二反相器电路，并且所述从控部分被配置为：

接收所述第二内部信号和所述第三内部信号，并且

基于所述第二内部信号和所述第三内部信号生成输出信号；以及第三反相器电路，所述第三反相器电路被配置为通过使所述扫描使能信号反相生成所述反相扫描使能信号，

其中，包括在所述主控部分和所述从控部分中的所述第一AOI门电路、所述第二AOI门电路、所述第三AOI门电路以及所述第四AOI门电路接收时钟信号。

2.根据权利要求1所述的触发器，其中：

所述多路选择器和第一AOI门电路包括第一P型晶体管至第六P型晶体管和第一N型晶体管至第六N型晶体管，

所述第一P型晶体管的源极连接到所述第五P型晶体管的漏极和所述第六P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第三P型晶体管的源极，

所述第二P型晶体管的源极连接到所述第五P型晶体管的漏极和所述第六P型晶体管的漏极，并且所述第二P型晶体管的漏极连接到所述第四P型晶体管的源极，

所述第三P型晶体管的漏极和所述第四P型晶体管的漏极连接到所述多路选择器和第一AOI门电路的输出节点，

所述第五P型晶体管的源极和所述第六P型晶体管的源极被施加电源电压，

所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第四N型晶体管的源极，

所述第二N型晶体管的源极被施加所述接地电压，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，

所述第五N型晶体管的漏极连接到所述第六N型晶体管的源极，并且

所述第三N型晶体管的漏极、所述第四N型晶体管的漏极和所述第六N型晶体管的漏极连接到所述多路选择器和第一AOI门电路的输出节点。

3.根据权利要求2所述的触发器，其中：

所述第一P型晶体管的栅极和所述第一N型晶体管的栅极被配置为接收所述数据输入信号，

所述第二P型晶体管的栅极和所述第二N型晶体管的栅极被配置为接收所述扫描输入信号，

所述第三P型晶体管的栅极和所述第三N型晶体管的栅极被配置为接收所述扫描使能信号，

所述第四P型晶体管的栅极和所述第四N型晶体管的栅极被配置为接收所述反相扫描使能信号，

所述第五P型晶体管的栅极和所述第五N型晶体管的栅极被配置为接收所述时钟信号，并且

所述第六P型晶体管的栅极和所述第六N型晶体管的栅极被配置为接收所述第二内部信号。

4.根据权利要求2所述的触发器，其中：

所述第三AOI门电路包括第七P型晶体管和第七N型晶体管至第九N型晶体管，

所述第七P型晶体管的源极连接到所述第五P型晶体管的漏极，

所述第七P型晶体管的漏极连接到所述第三AOI门电路的输出节点，

所述第七N型晶体管的源极被施加所述接地电压，并且所述第七N型晶体管的漏极连接到所述第三AOI门电路的输出节点，

所述第八N型晶体管的源极被施加所述接地电压，并且所述第八N型晶体管的漏极连接到所述第九N型晶体管的源极，并且

所述第九N型晶体管的漏极连接到所述第三AOI门电路的输出节点。

5.根据权利要求4所述的触发器，其中：

所述第七P型晶体管的栅极和所述第七N型晶体管的栅极连接到所述第四AOI门电路的输出节点，

所述第八N型晶体管的栅极被配置为接收所述时钟信号，并且

所述第九N型晶体管的栅极被配置为接收所述第二内部信号。

6.根据权利要求2所述的触发器，其中：

所述第三AOI门电路包括第七P型晶体管和第七N型晶体管，

所述第七P型晶体管的源极连接到所述第五P型晶体管的漏极，

所述第七P型晶体管的漏极连接到所述第三AOI门电路的输出节点，

所述第七N型晶体管的源极被施加所述接地电压，并且所述第七N型晶体管的漏极连接到所述第三AOI门电路的输出节点，并且

所述第三AOI门电路的输出节点连接到所述第五N型晶体管的源极。

7.根据权利要求1所述的触发器，其中：

所述第二AOI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，

所述第一P型晶体管的源极连接到所述第二P型晶体管的漏极和所述第三P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第二AOI门电路的输出节点，

所述第二P型晶体管的源极和所述第三P型晶体管的源极被施加电源电压，

所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第二AOI门电路的输出节点，

所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，并且

所述第三N型晶体管的漏极连接到所述第二AOI门电路的输出节点。

8.根据权利要求7所述的触发器，其中：

所述第二内部信号是从所述第二AOI门电路的输出节点输出的，

所述第一P型晶体管的栅极和所述第一N型晶体管的栅极连接到所述多路选择器和第一AOI门电路的输出节点，

所述第二P型晶体管的栅极和所述第二N型晶体管的栅极被配置为接收所述时钟信号，并且

所述第三P型晶体管的栅极和所述第三N型晶体管的栅极被配置为接收所述第三内部信号。

9.根据权利要求7所述的触发器，其中：

所述第四AOI门电路包括第四P型晶体管和第四N型晶体管至第六N型晶体管，

所述第四P型晶体管的源极连接到所述第二P型晶体管的漏极，

所述第四P型晶体管的漏极连接到所述第四AOI门电路的输出节点，

所述第四N型晶体管的源极被施加所述接地电压，并且所述第四N型晶体管的漏极连接到所述第四AOI门电路的输出节点，

所述第五N型晶体管的源极被施加所述接地电压，并且所述第五N型晶体管的漏极连接到所述第六N型晶体管的源极，并且

所述第六N型晶体管的漏极连接到所述第四AOI门电路的输出节点。

10.根据权利要求7所述的触发器，其中：

所述第四AOI门电路包括第四P型晶体管和第四N型晶体管，

所述第四P型晶体管的源极连接到所述第二P型晶体管的漏极，

所述第四P型晶体管的漏极连接到所述第四AOI门电路的输出节点，

所述第四N型晶体管的源极被施加所述接地电压，并且所述第四N型晶体管的漏极连接到所述第四AOI门电路的输出节点，并且

所述第四AOI门电路的输出节点连接到所述第二N型晶体管的源极。

11.根据权利要求1所述的触发器，其中：

所述第三AOI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，

所述第一P型晶体管的源极连接到所述第二P型晶体管的漏极和所述第三P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第三AOI门电路的输出节点，

所述第二P型晶体管的源极和所述第三P型晶体管的源极被施加电源电压，

所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第三AOI门电路的输出节点，

所述第二N型晶体管的源极被施加所述接地电压，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，并且

所述第三N型晶体管的漏极连接到所述第三AOI门电路的输出节点。

12.根据权利要求1所述的触发器，其中：

所述第四AOI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，

所述第一P型晶体管的源极连接到所述第二P型晶体管的漏极和所述第三P型晶体管的漏极，并且所述第一P型晶体管的漏极连接到所述第四AOI门电路的输出节点，

所述第二P型晶体管的源极和所述第三P型晶体管的源极被施加电源电压，

所述第一N型晶体管的源极被施加接地电压，并且所述第一N型晶体管的漏极连接到所述第四AOI门电路的输出节点，

所述第二N型晶体管的源极被施加所述接地电压，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，并且

所述第三N型晶体管的漏极连接到所述第四AOI门电路的输出节点。

13.一种触发器，包括：

主控部分，所述主控部分包括多路选择器和第一OAI门电路、第二OAI门电路和第一反相器电路，所述OAI门电路即或与反相器门电路，并且所述主控部分被配置为：

接收数据输入信号、扫描输入信号、扫描使能信号和反相扫描使能信号，

基于第一内部信号和第三内部信号输出第二内部信号，并且

基于所述第二内部信号输出所述第三内部信号；

从控部分，所述从控部分包括第三OAI门电路、第四OAI门电路和第二反相器电路，并且所述从控部分被配置为：

接收所述第二内部信号和所述第三内部信号，

基于所述第二内部信号和所述第三内部信号生成输出信号；

第三反相器电路，所述第三反相器电路被配置为通过使所述扫描使能信号反相来生成所述反相扫描使能信号；以及

第四反相器电路，所述第四反相器电路被配置为通过使时钟信号反相来生成反相时钟信号，

其中，包括在所述主控部分和所述从控部分中的所述第一AOI门电路、所述第二OAI门电路、所述第三OAI门电路和所述第四OAI门电路接收所述反相时钟信号。

14.根据权利要求13所述的触发器，其中：

所述多路选择器和第一OAI门电路包括第一P型晶体管至第六P型晶体管和第一N型晶体管至第六N型晶体管，

所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第三P型晶体管的源极，

所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第四P型晶体管的源极，

所述第三P型晶体管的漏极和所述第四P型晶体管的漏极连接到所述多路选择器和第一OAI门电路的输出节点，

所述第五P型晶体管的源极被施加所述电源电压，并且所述第五P型晶体管的漏极连接到所述第六P型晶体管的源极，

所述第六P型晶体管的漏极连接到所述多路选择器和第一OAI门电路的输出节点，

所述第一N型晶体管的源极连接到所述第五N型晶体管的漏极和所述第六N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第四N型晶体管的源极，

所述第二N型晶体管的源极连接到所述第五N型晶体管的漏极和所述第六N型晶体管的漏极，并且所述第二N型晶体管的漏极连接到所述第三N型晶体管的源极，

所述第三N型晶体管的漏极和所述第四N型晶体管的漏极连接到所述多路选择器和第一OAI门电路的输出节点，并且

所述第五N型晶体管的源极和所述第六N型晶体管的源极被施加接地电压。

15.根据权利要求14所述的触发器，其中：

所述第一P型晶体管的栅极和所述第一N型晶体管的栅极被配置为接收所述数据输入信号，

所述第二P型晶体管的栅极和所述第二N型晶体管的栅极被配置为接收所述扫描输入信号，

所述第三P型晶体管的栅极和所述第三N型晶体管的栅极被配置为接收所述扫描使能信号，

所述第四P型晶体管的栅极和所述第四N型晶体管的栅极被配置为接收所述反相扫描使能信号，

所述第五P型晶体管的栅极和所述第五N型晶体管的栅极被配置为接收所述反相时钟信号，并且

所述第六P型晶体管的栅极和所述第六N型晶体管的栅极被配置为接收所述第二内部信号。

16.根据权利要求14所述的触发器，其中：

所述第三OAI门电路包括第七P型晶体管至第九P型晶体管和第七N型晶体管，

所述第七N型晶体管的源极连接到所述第五N型晶体管的漏极，

所述第七N型晶体管的漏极连接到所述第三OAI门电路的输出节点，

所述第七P型晶体管的源极被施加所述电源电压，并且所述第七P型晶体管的漏极连接到所述第三OAI门电路的输出节点，

所述第八P型晶体管的源极被供应所述电源电压，并且所述第八P型晶体管的漏极连接到所述第九P型晶体管的源极，并且

所述第九P型晶体管的漏极连接到所述第三OAI门电路的输出节点，并且所述第九P型晶体管的栅极被配置为接收所述第二内部信号。

17.根据权利要求13所述的触发器，其中：

所述第二OAI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，

所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第二OAI门电路的输出节点，

所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第三P型晶体管的源极，

所述第三P型晶体管的漏极连接到所述第二OAI门电路的输出节点，

所述第一N型晶体管的源极连接到所述第二N型晶体管的漏极和所述第三N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第二OAI门电路的输出节点，并且

所述第二N型晶体管的源极和所述第三N型晶体管的源极被施加接地电压。

18.根据权利要求13所述的触发器，其中：

所述第三OAI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，

所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第三OAI门电路的输出节点，

所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第三P型晶体管的源极，

所述第三P型晶体管的漏极连接到所述第三OAI门电路的输出节点，

所述第一N型晶体管的源极连接到所述第二N型晶体管的漏极和所述第三N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第三OAI门电路的输出节点，并且

所述第二N型晶体管的源极和所述第三N型晶体管的源极被施加接地电压。

19.根据权利要求13所述的触发器，其中：

所述第四OAI门电路包括第一P型晶体管至第三P型晶体管和第一N型晶体管至第三N型晶体管，

所述第一P型晶体管的源极被施加电源电压，并且所述第一P型晶体管的漏极连接到所述第四OAI门电路的输出节点，

所述第二P型晶体管的源极被施加所述电源电压，并且所述第二P型晶体管的漏极连接到所述第三P型晶体管的源极，

所述第三P型晶体管的漏极连接到所述第四OAI门电路的输出节点，

所述第一N型晶体管的源极连接到所述第二N型晶体管的漏极和所述第三N型晶体管的漏极，并且所述第一N型晶体管的漏极连接到所述第四OAI门电路的输出节点，并且

所述第二N型晶体管的源极和所述第三N型晶体管的源极被施加接地电压。

20.一种多位触发器，所述多位触发器包括：

多个1位触发器，所述多个1位触发器包括第一触发器和第二触发器，

其中，所述第一触发器和所述第二触发器均包括主控部分和从控部分，

其中，所述主控部分包括：

第一主控级，所述第一主控级被配置为接收数据输入信号、扫描输入信号、扫描使能信号、反相扫描使能信号和第二内部信号，并且

响应于时钟信号或反相时钟信号来生成第一内部信号；

第二主控级，所述第二主控级被配置为接收所述第一内部信号和第三内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成所述第二内部信号；以及

第三主控级，所述第三主控级被配置为接收所述第二内部信号，并且通过使所述第二内部信号反相来生成所述第三内部信号，

其中，所述从控部分包括：

第一从控级，所述第一从控级被配置为接收所述第二内部信号和第五内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成第四内部信号；

第二从控级，所述第二从控级被配置为接收所述第三内部信号，并且响应于所述时钟信号或所述反相时钟信号来生成所述第五内部信号；以及

第三从控级，所述第三从控级被配置为接收所述第四内部信号，并且通过使所述第四内部信号反相来生成输出信号，并且

其中，所述第一触发器的输出信号作为扫描输入信号被输入到所述第二触发器。