CN117809709A - Ddr门控信号的训练系统、训练方法及介质 - Google Patents

Abstract

本发明提供一种DDR门控信号的训练系统、训练方法及介质，该训练系统包括逻辑控制模块和IO模块，IO模块连接至DDR颗粒，所述逻辑控制模块包括命令生成子模块、延迟控制子模块和采样结果判断子模块；IO模块包括延迟子模块和采样子模块；命令生成子模块用于生成读取DDR颗粒的读命令，以及根据读命令生成对应的门控信号；整UI延迟子模块用于进行粗粒度延迟处理；延迟子模块用于进行细粒度延迟处理；延迟控制子模块用于通过配置信息调整标准延迟单元的数量；采样子模块用于接收来自DDR颗粒的RDQS，并由门控信号对RDQS进行采样；采样结果判断子模块用于根据采样结果，判断当前延迟处理后的门控信号与RDQS的相对位置。该系统通过标准延迟单元对门控信号进行延迟控制，控制方式灵活方便。

Description

DDR门控信号的训练系统、训练方法及介质

技术领域

本发明涉及集成电路领域，尤其涉及一种DDR门控信号的训练系统、训练方法及介质。

背景技术

双倍数据传输速率(Double Data Rate，DDR)系统是双数据传输速率同步动态随机存取存储器系统的习惯性简称，其优点是存储容量大、成本低、接口成熟，而且并行突发访问时，可以达到较高的访问速率。DDR的对外信号接口主要有：时钟信号、数据信号、选通信号和命令/地址信号。

为了完成正常的读功能，DDR控制器需要正确接收读数据选通信号(readdatastrobe，RDQS)，并通过RDQS对读数据(read data，RDQ)进行采样。根据DDR4标准文档描述，RDQS包含读前导(pre)、与数据伴随的RDQS以及读后导(post)部分。如图1所示，该图1为DDR4正常读命令对应的RDQS波形，其中，读前导部分为1tCK(时钟)，读后导部分为0.5tCK(时钟)，与数据伴随的数据选通(data strobe，DQS)信号包含4个完整的RDQS_t高电平。

在读操作过程中，RDQS读前导之前以及读后导之后的部分，都为高阻态，高阻态与RDQS有效状态的连接位置会出现毛刺等不稳定状态。因此在DDR系统中，会使用门控信号(GATE)对RDQS进行处理，只保留与数据伴随的RDQS部分。处理后的RDQS_NEW只保留四个完整的周期，如图2所示。由于DDR系统中，经过走线，PAD延迟后，RDQS与GATE的初始相对位置是不确定的，为了实现对RDQS的正确处理，DDR系统需要对门控信号进行训练，以确定其合适位置。而传统的训练方式，得到的结果会使GATE上升沿与RDQS的第一个上升沿对齐，然后在该基础上将GATE直接向前移动半个UI作为最终结果，但实际系统中该位置并不是最佳位置，所以说，传统的训练过程不够灵活，训练结果位置调整不够合理。

发明内容

本发明的目的在于提供一种DDR门控信号的训练系统、训练方法及介质，用以通过标准延迟单元对门控信号进行延迟控制，控制方式灵活方便，大大增强系统的稳定性，可以减小DDR整体训练过程的硬件逻辑开销。

为实现上述目的，本发明提供一种DDR门控信号的训练系统，包括逻辑控制模块和IO模块，所述IO模块连接至DDR颗粒，所述逻辑控制模块包括命令生成子模块、整UI延迟子模块、延迟控制子模块和采样结果判断子模块；所述IO模块中设有延迟子模块和采样子模块；所述命令生成子模块，用于生成读取DDR颗粒的读命令，以及根据所述读命令生成对应的门控信号；整UI延迟子模块，用于通过数字逻辑对所述门控信号完成至少一个整UI的粗粒度延迟处理；所述延迟子模块，用于对所述粗粒度延迟处理后的门控信号进行细粒度延迟处理；所述延迟控制子模块，用于通过配置信息调整门控信号在传输过程所经过的所述延迟子模块中标准延迟单元的数量，以细粒度调整延迟时间的长短；所述采样子模块，用于通过IO模块的IOB接口接收来自所述DDR颗粒的RDQS，并通过经粗粒度和细粒度延迟处理后的门控信号对RDQS进行采样；所述采样结果判断子模块，用于根据所述采样子模块的采样结果，判断当前延迟处理后的门控信号与RDQS的相对位置。

在一种可能的实施方式中，所述延迟子模块包括SDL和CDL，其中，SDL是由组合逻辑级联组成的具有固定延迟功能的标准延迟单元，CDL是由模拟电路组成的具有固定延迟功能的标准延迟单元。

另一种可能的实施方式中，所述延迟子模块由96级SDL和4级CDL串联组成。

其它可能的实施方式中，上述训练系统还包括补偿子模块，用于在训练结束后，分配训练结果的一部分延迟，以便在PVT变化时，对最终的门控信号的位置进行补偿。

本发明提供的DDR门控信号的训练系统的有益效果在于：本系统可以基于FPGA，利用其内部资源搭建出一种基于可编程指令集的DDR训练平台，通过对FPGA资源的组合、调用，可以实现对DDR门控信号的训练。本实施例通过延迟子模块中的标准延迟单元完成时间延迟，延迟子模块的结构简单，而且训练结果精度更高，依托于FPGA的灵活性和IO较强的通用性，本发明门控信号训练使用的延迟单元在其IO通路上的位置与写均衡训练过程中使用的延迟单元在其对应IO中的位置完全一致，因此可以复用写均衡训练过程中大部分控制逻辑，可以极大减小硬件开销并降低整体训练过程的复杂性。再者，在训练结束后，会将部分延迟分配到特定延迟单元上，用于在PVT变化时进行门控信号位置的补偿，该配置方式灵活简单，可以极大增强系统的适应性。

第二方面，本发明提供一种基于指令集的DDR门控信号训练方法，包括如下步骤：

S1，设置所述门控信号的初始位置，进入读前导训练模式，所述逻辑控制模块生成读命令及对应的门控信号；所述读命令从DDR颗粒读取N个完整的RDQS周期信号，N为正整数；

S2，所述采样子模块在所述门控信号的上升沿对所述RDQS进行采样，得到初始采样结果，所述多次采样结果均为稳定的参考值；

S3，所述整UI延迟子模块和所述延迟子模块基于指令，将所述门控信号从初始位置往后进行延迟处理，并生成读命令及与之对应的门控信号，针对延迟后的门控信号，所述采样子模块在延迟后的门控信号的上升沿对所述RDQS进行采样，得到中间采样结果；

S4，若所述中间采样结果均为稳定的参考值，则返回执行S3，当所述中间采样结果首次出现目标值，将首次出现目标值的中间采样结果对应的延迟后的门控信号的位置，作为不稳定区间的左边界位置；

S5，返回继续执行S3，当连续多个中间采样结果都为所述目标值时，结束训练，并记录最后一个出现参考值的中间采样结果所对应的门控信号的位置信息，并将其作为不稳定区间的右边界；

S6，将所述不稳定区间的左边界位置和右边界之间的中心位置，作为所述RDQS第一个上升沿的位置。

一种可能的实施例中，上述方法还包括：若所述门控信号从初始位置往后延迟到最大位置时，仍未发现所述不稳定区间，则训练失败。

另一种可能的实施例中，上述方法还包括：当从读前导训练模式切换到正常读模式后，根据RDQS最后一个下降沿位置确定所述门控信号的结束位置。

其它可能的实施例中，上述方法还包括：基于指令集在训练结束后，分配训练结果的一部分延迟到补偿子模块，以在PVT变化时，对最终的门控信号的位置进行补偿。

一种可能的实施例中，所述DDR颗粒的类型包括但不限于DDR3、DDR4、DDR5或LPDDR。

本发明提供的DDR门控信号的训练方法的有益效果在于：基于指令集进行训练，对延迟的控制灵活方便，整体训练过程简单，对各种DDR系统的适应性强，训练精度高，可以大大增强系统的稳定性，通过逻辑复用，可以减小DDR整体训练过程的硬件逻辑开销。

第三方面，本申请实施例中还提供一种计算机可读存储介质，该计算机可读存储介质包括训练程序，当训练程序在电子设备上运行时，使得所述电子设备执行上述第一方面中的任意一种可能的设计的方法。

第四方面，本申请实施例还提供一种包含计算机程序产品，当所述计算机程序产品在电子设备上运行时，使得所述电子设备执行上述第一方面中的任意一种可能的设计的方法。

关于上述第三方面至第四方面的有益效果可以参见上述第二方面中的描述。

附图说明

图1为DDR4正常读命令对应的RDQS波形示意图；

图2为门控信号、处理前后的RDQS信号的波形示意图；

图3为本发明提供的一种DDR门控信号的训练系统示意图；

图4为本发明提供的一种门控信号训练使用的延迟单元与写均衡训练使用的延迟单元的训练系统示意图；

图5为本发明提供的一种基于指令集的DDR门控信号训练方法示意图；

图6为本发明提供的另一种基于指令集的DDR门控信号训练方法示意图；

图7为本发明提供的一种使用门控信号上升沿对RDQS进行采样，GATE与RDQS的相对位置波形示意图；

图8为本发明提供的一种训练后的不稳定区间示意图。

具体实施方式

下文先对文中涉及的术语进行解释说明：

DDR：Double Data Rate，双倍数据传输速率。

DDR颗粒：DDR SDRAM，具有双倍数据传输速率的同步动态随机存储器。

RL：read latency，读延迟时间，DDR颗粒收到读命令到反馈读数据的时间间隔。

DQ：data，DDR颗粒的双向数据信号线。

RDQ：read data，DDR颗粒的读数据。

DQS：data strobe，相当于数据信号的参考时钟，用于对数据信号线进行采样。

RDQS：read data strobe，读数据选通信号，包括一对差分信号RDQS_t和RDQS_c，DDR颗粒在收到读命令后，间隔固定的读延迟RL时间，会送出读数据RDQ与读数据选通RDQS。

READ PREAMBLE：读前导，RL延迟满足之前，RDQS会提前一段时间开始变化，这段变化区间称为读前导，DDR3/4的读前导为1tCK或2tCK。

READ POSTAMBLE：读后导，在读数据对应的最后一个RDQS之后，RDQS会持续有效0.5tCK的时间，这段时间称为读后导。

RDQS GATE：读选通信号的门控信号，控制读选通信号的通过时间。

CK：clock，DDR颗粒的时钟，包括一对差分时钟CK_t和CK_c。

SDL：Standard Cell Delay Line，由组合逻辑级联组成的具有固定延迟功能的标准延迟单元。

CDL：Customer delay line，由模拟电路组成的用户自定义的标准延迟单元。

SKEW：不同信号由于布线等问题，在接收端会出现信号偏移，从而使信号不能完全对齐。

tCK：DDR的时钟周期。

UI：DDR时钟周期的二分之一。

CS：Chip select，片选信号，DDR颗粒的标准接口信号之一，属于命令信号中的一个。

门控信号训练、训练：在本发明中，这两种说法均指通过调整RDQS GATE的延迟，来获得所需RDQS的过程。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

为了解决背景技术中所提出的问题，本申请提供了DDR门控信号的训练系统，图3是本申请实施例提供的DDR门控信号训练系统的框架图。该系统基于FPGA实现，包括：逻辑控制模块10和IO模块20，IO模块20连接至DDR颗粒30，DDR颗粒的类型包括但不限于DDR3、DDR4、DDR5或LPDDR。其中：

所述逻辑控制模块10包括命令生成子模块101、整UI延迟子模块102、延迟控制子模块103和采样结果判断子模块104；IO模块20包括延迟子模块201和采样子模块202；命令生成子模块101用于生成读取DDR颗粒的读命令，以及根据所述读命令生成对应的门控信号；整UI延迟子模块102用于通过数字逻辑对所述门控信号完成至少一个整UI的粗粒度延迟处理；延迟子模块201用于对所述粗粒度延迟处理后的门控信号进行细粒度延迟处理；延迟控制子模块103用于通过配置信息调整门控信号在传输过程所经过的所述延迟子模块中标准延迟单元的数量，以细粒度调整延迟时间的长短；采样子模块202用于通过IO模块的输入输出缓冲(input/output buffer，IOB)接口接收来自DDR颗粒的RDQS，并使用门控信号对其进行采样；采样结果判断子模块104根据所述采样子模块的采样结果，判断当前延迟处理后的门控信号与RDQS的相对位置。

可选的，上述IO模块20还包括补偿子模块105，用于在训练结束后，分配训练结果的一部分延迟，以在PVT变化时，对最终的门控信号的位置进行补偿，例如，补偿子模块105可以是SDL96_SYNC，通过对标准延迟单元的调整和重配置，保证PVT变化时DDR系统具有较强的稳定性，其中，PVT通常指的是工艺(Process)、电压(Voltage)和温度(Temperature)的简称。

一种可能的实施例中，所述延迟子模块201包括SDL和CDL，其中，SDL是由组合逻辑级联组成的具有固定延迟功能的标准延迟单元，CDL是由模拟电路组成的具有固定延迟功能的标准延迟单元。可选地，本实施例中所述延迟子模块201是由96级SDL和4级CDL串联组成。

另外，基于FPGA系统，使用其通用IO作为与DDR颗粒的接口。依托于FPGA丰富的接口资源，对于每一组数据通路，除了正常的数据通路外，本方法还可以分配两个IO分别用于对写均衡和门控信号的训练，本文暂记这两个IO为IO_A和IO_B。由于FPGA的IO具有较强的通用性和一致性，IO_A和IO_B内部的延迟单元组成比较一致，在本方法介绍的训练过程中，门控信号训练使用的延迟单元与写均衡训练使用的延迟单元均位于写通路的相同位置。其基本延迟结构如下图4所示，其中IO_A/IO_B模块中的SDL96和CDL4为训练过程中使用的标准延迟单元模块，SDL96_SYNC为用于PVT补偿的延迟模块。基于如图4所示结构以及写均衡和门控信号训练过程较强的相似性，本方法通过指令配置的方式，可以实现两个过程硬件逻辑的复用，从而减小硬件开销。通过对写均衡和门控信号训练过程的逻辑复用，减小硬件开销，降低设计难度。应理解，除基于FPGA平台使用外，可应用于各种使用DDR颗粒的集成电路系统及SOC上。

基于上述训练系统，本发明实施例还提供一种基于指令集的DDR门控信号训练方法，如图5所示，包括如下步骤：

S1，设置所述门控信号的初始位置，进入读前导训练模式，所述逻辑控制模块生成读取DDR颗粒的读命令，以及根据所述读命令生成对应的门控信号；所述读命令用于从DDR颗粒读取完整的RDQS周期信号。

S2，所述采样子模块在所述门控信号的上升沿对所述RDQS进行采样，得到多次初始采样结果，所述多次采样结果均为稳定的参考值。

S3，所述整UI延迟子模块和所述延迟子模块基于指令集，将所述门控信号从初始位置往后进行延迟处理，并生成读命令及与之对应的门控信号，针对延迟后的门控信号，所述采样子模块在延迟后的门控信号的上升沿对所述RDQS进行采样，得到中间采样结果。

S4，若所述中间采样结果均为稳定的参考值，则返回执行S3，当所述中间采样结果首次出现目标值，将首次出现目标值的中间采样结果对应的延迟后的门控信号的位置，作为不稳定区间的左边界位置。

S5，返回继续执行S3，当连续多个中间采样结果都为所述目标值时，结束训练，并记录最后一个出现参考值的中间采样结果所对应的门控信号的位置信息，并将其作为不稳定区间的右边界。

S6，将所述不稳定区间的左边界位置和右边界之间的中心位置，作为所述RDQS第一个上升沿的位置。

应理解，针对门控信号的每个位置进行采样的次数均为多次，当多次的采样结果均为参考值或者均为目标值，则认为该位置是稳定的，否则，则是不稳定的。上述实施例中，若所述门控信号从初始位置往后延迟到最大位置时，仍未发现所述不稳定区间，则训练失败。

下文结合图6所示的方法流程图，DDR以DDR4为例，对上述方法进行举例说明，包括如下步骤：

步骤a，进入读前导(READ PREAMBLE)训练模式：以DDR4为例，该模式为DDR标准文档中规定的一种训练模式，在该模式下，DDR颗粒反馈的RDQS不包括前导和后导部分，除与RDQ同时返回的4个完整RDQS周期外，其余时间都保持为低电平。

步骤b，进入MPR模式，MPR模式为DDR规定的一种标准模式，在该MPR模式下，对DDR颗粒的读操作会由DDR反馈对应的RDQS及特定RDQ。

步骤c，设置门控信号(GATE)的初始位置，GATE的初始位置需要保证GATE的上升沿在RDQS的第一个上升沿之前。

示例性的，GATE的初始位置如图7所示。

步骤d，在训练结束之前，需要不断更新GATE的延迟位置，即将GATE的位置不断往后移。

步骤e，训练系统向DDR颗粒发送读命令，对DDR颗粒进行读命令操作。

步骤f，使用GATE上升沿对RDQS进行采样，通过GATE采样结果判断GATE与RDQS的相对位置，从而确定训练进程，若训练未结束，则返回执行步骤d。

示例性的，该过程基本示意图如图7所示。进入READ PREAMBLE模式后，当发送一笔MPR的读操作时，DDR颗粒会反馈4个完整的RDQS周期信号，其余时间保持为低电平。同时，DDR的命令生成子模块101会生成对应的GATE信号，该GATE信号的宽度为7UI。使用GATE信号的上升沿对RDQS采样，在GATE初始位置时，采样结果稳定为0。将GATE从初始位置不断往后移动，当采样位置到达上图7中的阴影部分，即RDQS上升沿不稳定区间时，采样结果会出现不稳定现象，即结果可能为0或者1。本训练过程会在同一个位置进行多次采样，当出现第一次采样结果为1时，认为到达了不稳定区间的边沿，记录此时的延迟信息为不稳定区间左边界位置。继续增加延迟并采样，如果采样结果不稳定，那么认为该位置在上升沿附近。持续增加GATE的延迟，当连续多个采样位置都为稳定的1时，认为GATE位置已经超过了不稳定区间，结束训练，并记录最后一个不稳定位置的延迟信息，作为不稳定区间的右边界。之后，计算上述不稳定区间的中心位置，作为RDQS第一个上升沿的位置。在该训练过程中，可以根据精度的需求决定4每次延迟增加的大小，最小延迟为每次增加1CDL，精度为5ps。对于低频率系统，精度要求较低，可以加大每次延迟增加量，以缩短训练时间。

步骤g，如果GATE位置增加到最大值时，仍未发现不稳定区间，认为训练失败。

步骤h-步骤i，训练成功后，按照上述过程可以计算出RDQS的上升沿位置。

示例性的，对于实际DDR系统，GATE的最佳位置并非RDQS向前移动0.5UI的位置。以图8为例，训练得到的GATE与RDQS上升沿对齐，记为位置0。当GATE向左移动，到阴影区边界的时候，为实际系统中GATE的左侧边界，记为位置1。当GATE向右移动，直到RDQS不能采到正确DQ，为实际系统中GATE右边界，记为位置2。实际GATE的最佳位置为位置1和位置2中心位置，大约为RDQS往前不足0.5UI的位置，该区间范围通常大于1UI，本系统通过指令控制的方式，可以在训练结果的基础上，将GATE的位置向前移动任意延迟时间。在实际使用中，可以根据读数据眼图的大小，估算出上述实际GATE区间的中心位置，从而将GATE的上升沿放置在最合适的位置，从而提高系统的稳定性。通过该训练方式，可以保证GATE上升沿实际位置距离左右区间边界各有0.5UI以上的范围。

本发明所述训练过程只使用GATE上升沿对RDQS进行采样，训练过程中不关心GATE信号下降沿的位置，在训练过程中，生成的GATE信号为固定宽度7UI。当从读前导训练模式切换到正常读模式后，根据RDQS最后一个下降沿位置确定所述门控信号的结束位置。在这种处理方式下，只有当RDQS的最后一个下降沿被接收之后，才会截断对后续RDQS的接收，可以进一步简化训练过程。GATE结束位置始终参考RDQS最后一个下降沿，可以保证在PVT变化过程中，GATE下降沿始终处于合理位置，增强系统的适应能力，并简化GATE随PVT变化的调整过程。

一种可能的实施例中，上述训练过程结束后，本发明可以通过指令将控制逻辑模块内部部分延迟分配到补偿子模块，如SDL96_SYNC上。当PVT变化时，RDQS的返回时间会受到影响，在该过程中，SDL96_SYNC上的标准延迟单元的延迟时间也会随着PVT变化，对GATE的位置进行补偿，使GATE始终处于正确位置，使系统具备较强的稳定性。

本发明基于指令集进行训练，对延迟的控制灵活方便，整体训练过程简单，对各种DDR系统的适应性强，训练精度高，可以大大增强系统的稳定性，通过逻辑复用，可以减小DDR整体训练过程的硬件逻辑开销。

本发明还提供了一种计算机可读存储介质，其上存储有训练程序，该训练程序被执行时实现上述方法实施例所述方法。

本申请实施例还提供一种电子设备，包括处理器和存储器。其中，存储器用于存储一个或多个训练程序；当存储器存储的一个或多个训练程序被处理器执行时，使得该电子设备能够实现上述方法实施例所述方法。

本发明还提供了一种计算机程序产品，该计算机程序产品被计算机执行时实现上述方法实施例所述方法。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (10)

1.一种DDR门控信号的训练系统，其特征在于，包括逻辑控制模块和IO模块，所述IO模块连接至DDR颗粒，所述逻辑控制模块包括命令生成子模块、整UI延迟子模块、延迟控制子模块和采样结果判断子模块；所述IO模块包括延迟子模块和采样子模块；

所述命令生成子模块，用于生成读取DDR颗粒的读命令，以及根据所述读命令生成对应的门控信号；

所述整UI延迟子模块，用于通过数字逻辑对所述门控信号完成至少一个整UI的粗粒度延迟处理；

所述延迟子模块，用于对所述粗粒度延迟处理后的门控信号进行细粒度延迟处理；

所述延迟控制子模块，用于通过配置信息调整门控信号在传输过程所经过的所述延迟子模块中标准延迟单元的数量，以细粒度调整延迟时间的长短；

所述采样子模块，用于通过IO模块的IOB接口接收来自所述DDR颗粒的RDQS，并通过经粗粒度和细粒度延迟处理后的门控信号对RDQS进行采样；

所述采样结果判断子模块，用于根据所述采样子模块的采样结果，判断当前延迟处理后的门控信号与RDQS的相对位置。

2.根据权利要求1所述的训练系统，其特征在于，所述延迟子模块包括SDL和CDL，其中，SDL是由组合逻辑级联组成的具有固定延迟功能的标准延迟单元，CDL是由模拟电路组成的具有固定延迟功能的标准延迟单元。

3.根据权利要求1所述的训练系统，其特征在于，所述延迟子模块由96级SDL和4级CDL串联组成。

4.根据权利要求1所述的训练系统，其特征在于，还包括补偿子模块，用于在训练结束后，分配训练结果的一部分延迟，以便在PVT变化时，对最终的门控信号的位置进行补偿。

5.一种基于指令集的DDR门控信号训练方法，应用于如权利要求1至4任一项所述的训练系统，其特征在于，包括：

S1，设置所述门控信号的初始位置，进入读前导训练模式，所述逻辑控制模块生成读取DDR颗粒的读命令，以及根据所述读命令生成对应的门控信号；所述读命令用于从DDR颗粒读取完整的RDQS周期信号；

S2，所述采样子模块在所述门控信号的上升沿对所述RDQS进行采样，得到多次初始采样结果，所述多次采样结果均为稳定的参考值；

S3，所述整UI延迟子模块和所述延迟子模块基于指令集，将所述门控信号进行延迟处理，并生成读命令及与之对应的门控信号，针对延迟后的门控信号，所述采样子模块在延迟后的门控信号的上升沿对所述RDQS进行多次采样，得到中间采样结果；

S4，若所述中间采样结果均为稳定的参考值，则返回执行S3，当所述中间采样结果首次出现目标值，将首次出现目标值的中间采样结果对应的延迟后的门控信号的位置，作为不稳定区间的左边界位置；

S5，返回继续执行S3，当连续多个中间采样结果都为所述目标值时，结束训练，并记录最后一个出现参考值的中间采样结果所对应的门控信号的位置信息，并将其作为不稳定区间的右边界；

S6，将所述不稳定区间的左边界位置和右边界之间的中心位置，作为所述RDQS第一个上升沿的位置。

6.根据权利要求5所述的方法，其特征在于，还包括：

若所述门控信号从初始位置往后延迟到最大位置时，仍未发现所述不稳定区间，则训练失败。

7.根据权利要求5或6所述的方法，其特征在于，还包括：

当从读前导训练模式切换到正常读模式后，根据RDQS最后一个下降沿位置确定所述门控信号的结束位置。

8.根据权利要求5或6所述的方法，其特征在于，还包括：

基于指令集在训练结束后，分配训练结果的一部分延迟到补偿子模块，以便在PVT变化时，对最终的门控信号的位置进行补偿。

9.根据权利要求5或6所述的方法，其特征在于，所述DDR颗粒的类型包括但不限于DDR3、DDR4、DDR5或LPDDR。

10.一种计算机可读存储介质，所述计算机可读存储介质内存储有训练程序，其特征在于，所述训练程序被执行时，实现权利要求5至9中任一项所述的方法。