CN117741187A - 一种dut可寻址外围测试电路 - Google Patents

Abstract

本发明公开了一种DUT阵列可寻址外围测试电路，该测试电路包括地址转换电路，以及与所述地址转换电路连接的开关电路。地址转换电路用以将外部输入的地址转换为漏极地址和栅极地址，开关电路的行输出电控制DUT阵列的漏极，开关电路的列输出电控制DUT阵列的栅极，开关电路与所述DUT阵列的漏极采用开尔文连接。电流测量点SO与源极测量点共用同一个PAD，且单独接地。开关电路的行、列输出通过地址缓冲器接入所述DUT阵列。地址转换电路电控制地址寄存电路。

Description

一种DUT可寻址外围测试电路

技术领域

本发明属于半导体测试技术领域，特别涉及一种DUT可寻址外围测试电路。

背景技术

随着CMOS技术的快速发展，器件的随机变化得到了广泛的关注。由于掺杂剂的随机波动、金属栅极粒度和刻线边缘粗糙度，器件的随机变化严重损害了电路的稳定性。为了准确地评估变异统计，特别是在Sigma水平，迫切需要高密度器件测试结构。

传统上，设备测试结构被连接到单独的PAD上。通过使用探头和测试仪器，可以手动表征设备的性能。然而，如果在大样本量下测试设备的变化，则需要大面积的测试结构开销，因为PAD消耗大量的面积，通常为50μm(每个PAD 50μm)。此外，大样本量测试的时间成本也是不可接受的。

发明内容

本发明实施例之一，一种DUT阵列可寻址外围测试电路，该测试电路包括地址转换电路，以及与所述地址转换电路连接的开关电路。

所述地址转换电路用以将外部输入的地址转换为漏极地址和栅极地址，所述开关电路的行输出电连接(并且以信号电平电控制)DUT阵列的漏极，所述开关电路的列输出电连接(并且以信号电平电控制)DUT阵列的栅极，所述开关电路与所述DUT阵列的漏极采用开尔文连接。

所述测试电路的电流测量点SO与源极测量点共用同一个PAD，且单独接地。

附图说明

通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，其中：

图1根据本发明实施例之一的可寻址外围测试电路结构示意图。

图2根据本发明实施例之一的可寻址外围测试电路地址转换示意图。

图3根据本发明实施例之一的可寻址外围测试电路电压补偿原理示意图。其中，图3(a)示出产生电压的原因，图3(b)示出在隔离下进行电压感知电路图。图3(c)电压补偿电路示意图。

图4根据本发明实施例之一的可寻址外围测试电路电压隔离原理示意图。其中，4(a)左半部分是隔离模块示意，右半部分是对隔离模块的举例说明，4(b)是OR TG单元的真值表，4(c)是电压隔离电路示意图。

图5根据本发明实施例之一的可寻址外围测试电路电流串扰隔离前后的总泄漏电流示意图。

具体实施方式

为了解决上述测试问题，尽量减少测试结构所需的PAD以节省面积，可寻址的测试结构被提出，以提高面积和时间成本的效率。用外围设备寻址电路来选择测试设备(DeviceUnder Test,DUT)，这种测试结构设计可以在有限的PAD下测试数千个DUT。此外，DUT还可以实现并行测试，以节省时间成本。譬如，在一方案中，设计了一个紧凑的测试阵列，放入晶圆切割轨道，可以用有限的PAD表征多达32K晶体管。在另一个例子里，采用相同的方法来寻址设备门端，而漏极端直接连接到PAD，以提高测试并行性。

通常，对于传统的设备测试结构，一个DUT通常连接到四个单独的PAD上。DUT的栅极和/或漏极偏置从0～VDD开始扫描，以监测其性能，这意味着DUT栅极和漏极的输入应为模拟信号。另一方面，为了提高测试区域的有效性，仅用少量的PAD来表征大量的晶体管，需要从外围电路获得内部节点。

另外，涉及到自检电路，为了满足上述要求，一种已被证明是可行的方法是在测试结构中嵌入一个内置的自检(BIST)电路。这种方案可以更容易地探测和测试内部节点，通过实现BIST电路，减轻了对外部探测和测试的需求，从而最小化了面积开销和测试时间成本。

传统的BIST结构基于移位寄存器锁存器(SRL)，通过通过寄存器控制移位节点来增强可控性和可观测性。但是，由于其特殊的工作原理，这种结构只适用于数字电路的测量。为了扩展BIST在模拟信号输出中的应用，提出了一种使用带有放大器的模拟移位寄存器(ASR)和采样/保持(S/H)电路的ASR BIST结构。这种结构可以明显地减少由阻抗加载引起的误差。虽然ASR的S/H电路允许进行混合信号的传输，但放大器的应用引入了大量的面积开销，而由电容器造成的延迟也是不可避免的。

关于可寻址测试结构，为了减少面积开销，也有方案提出了具有直接输入模拟信号的可寻址测试结构。一种可寻址的测试结构，通常包括PAD(探针引脚)、解码电路、开关电路和DUT阵列。这种设计可以提供数千个可访问的地址，从而测试大量的DUT。解码电路负责解码每个输入地址以定位唯一的DUT，并控制DUT阵列的切换。因此，每个有效地址上的DUT都可以单独进行测试。

与BIST电路相比，可寻址阵列测试结构优先考虑开尔文连接施加和感知漏极信号，以提高测试精度。然而，这种方法存在严重的电流串扰的明显缺点，特别是对于大型DUT阵列，这将显著影响测量分辨率。为了解决这个问题，有一种替代解决方案，即通过PAD直接输入来自外部仪器的漏极电压，但这会同时导致PAD的大量消耗和由于外部设备端口有限而造成的测试挑战。另外一些方案，也提出了抑制泄漏的解决方案，但是同时，它们都需要在DUT的基本单元中增加额外的晶体管，导致面积效率降低。

如上所述，虽然已有的可寻址的测试结构可以表征大样本量和合理的区域，并提高测试速度，但都存在严重的泄漏电流问题。由于所有的DUT共享相同的寻址电路，因此对所选DUT的测量将受到来自寻址电路的泄漏电流和相同信号路径的DUT的影响。泄漏电流会侵蚀电流的测量分辨率，也会导致信号路径上的电压降，导致不准确的偏置。

因此，本公开的目的是，提出一种可被应用于切割道的高通量可寻址电路，可以高精度表征测量测试元素群组。本公开的方案，以地址编译为基础，通过基于电压补偿和隔离技术，解决电压降和电流串扰对于精度带来的困扰。

根据一个或者多个实施例，一种可寻址测试结构，如图1所示。该可寻址测试结构，由地址转换模块、开关电路、感知电路和测试元素群组组成。地址转换电路转换外界输入的地址，并使用其本地输出作为开关电路的控制信号。然后将输入偏置电压(VG和VD)传输到测试元件组中的相应地址。为了减少电压降和漏电流的影响，开发了基于开尔文漏极连接和隔离技术的电压补偿。在不失一般性的情况下，采用漏极和栅极的32x32阵列的可寻址测试结构作为下面的演示。

如图1所示，图1所提出的可寻址外围电路测试结构的方案和接口描述。Source和SO共享同一个PAD，其中SO用于电流测量，而源用于电压施加。尽管测量端口的电压钳制通常为0V，但Source/SO PAD需要与电路的整体接地分离，以避免电流干扰。以下，对其中涉及的具体技术方案做进一步描述。

1)地址的翻译

为了确保高区域效率，测试结构利用具有5位地址的可寻址源端和栅极来实现32x32 DUT阵列，如图2所示。具体地说，外围端口输入漏极地址(D4-D0)和栅极地址(G4-G0)。然后，在通过驱动缓冲器后，这些地址作为控制信号被发送到开关电路阵列。漏极和栅极的不同偏置电压(VD和VG)由外部仪器输入，并且开关电路决定是否将这些电压送入测试元素群组的DUT阵列。

2)电压补偿

同时处理栅极和漏极，是一种有效的方法来测试DUT与实现有限的PAD。然而，这种方法由于通过传输门和走线的泄漏电流，引入了电压降。随着施加到栅极上的VG电压的增加，DUT的接通电阻和由开关引入的电阻变得具有可比性，如图3(a)所示。可以看到，施加到DUT的漏极上的实际电压不再与外部输入电压(VD)相同。

为了解决电压降问题，电压补偿的概念如图3(b)&(c)所示。它的感知利用漏极来测量实际施加的电压。基于此考虑，所提出的电路引入了一个开关传输阵列，其控制信号由寻址信号决定。在这种配置中，通过切换信号，可以在不同的内部节点上感知到漏极的真实施加电压。然后，可以准确地测量每个DUT的漏极所要补偿的电压。

如图3所示，提出的电压补偿技术的说明。图3(a)产生电压的原因，图3(b)在隔离下进行电压感知，图3(c)电压补偿示意图。

3)电压隔离

在上述结构中，如图3(c)所示，所有的DUT源极都连接在一起。因此，当通过寻址信号选择测试元素群组的一行时，VD电压将被施加到同一行中的所有DUT的漏极。即使栅极电压为零，泄漏电流仍然通过DUT存在，这可能会在大型DUT阵列中造成严重的电流串扰问题。由于严重的亚阈值电流，这种效应在先进技术中尤其明显。因此，该问题对DUT的测量精度有显著的负面影响。

为了解决该问题，本公开使用了一个称为闭时复位传输门(OR TG)的单元模块来实现行和列信号的交叉控制，如图4(a)，以进行电压隔离。一个(OR TG)单元被构造使用三个晶体管，包括是一个传输门和一个NMOS晶体管。(OR TG)的传输门决定了A在NG和PG控制下的传输，如图4(b)。，其中NG和PG代表一对互补的输入。另一个NMOS晶体管在不需要传输时提供一个状态重置为0。换句话说，如果PG高，NG低，输出B将永久为0。

对于电压隔离，一旦确定了第一级问题，就使用交叉信号产生第二部分控制信号，如图4(c)。(OR TG)的NG端口分别连接到图3(c)中先前产生的控制信号VG_on和VD_on。同样，(OR TG)的PG端口也连接到VG_off和VD_off。它们作为漏极(VD)和栅极(VG)的输入电压的第二级传输的控制信号。例如，如果需要将VD传输到测试元素群组中的DUT漏极，它将通过两阶段控制程序。一开始，在VD_on和VD_off的控制下，生成VD_in作为图3(c)中VD的第一级传输的输出。然后，VG_on和VG_off将控制图4(c)中的第二阶段传输。最后，电压被施加在DUT的漏极处。

因此，即使第一级的传输将VD和VG信号传递到同一行中的所有开尔文连接，但当通过由交叉信号控制的OR TG时，它将被阻塞。基于这个想法，大部分的电压降被应用到(ORTG)上，导致相应的DUT漏极被重置为零。这实现了漏极的电压隔离，从而显著减轻了电流串扰的影响，并且只有很少的面积开销。

在本公开实施例中，还可以通过将OR TG传输门换乘2选1多路复用器，通过输入负电压进行电流疏导。或者通过首先测量总体漏电，之后将实际测量值减去总体漏电得到实际待测值。

本公开的技术方案的关键点在于，使用交叉控制技术进行电压隔离和电流串扰抑制，在进行待测元素可寻址测量时，采用该交叉控制方法来提升测试元素群组的测量精度和单个Testkey可容纳数量。

因此，本公开实施例的有益效果包括，

1)通过所提出的电压补偿和隔离方案，解决了传统测试结构中的持续电压降和电流串扰问题。

为了验证所提出的可寻址测试结构，本公开设计了在TSMC 65nm工艺上的电路。如上所述，即使没有选择DUT，亚阈值泄漏电流也会引起电流串扰。这意味着尽管DUT的栅极电压为零，但特殊的并联测试结构可能会引入显著的电流串扰问题。

图5模拟了DUT电流串扰隔离前后的总泄漏电流示意图。施加到自选DUT的栅极上的电压为VG＝1.2V。器件尺寸为L＝60nm，W＝200nm。这里，图5显示了在VG＝1.2V下的NMOS电流串扰仿真结果，表明同一行中未被选择的DUT引入了近40nA的额外电流。这极大地限制了测量精度和要测试的DUT阵列的数量。利用所提出的隔离结构，当前的串扰问题被显著地抑制。如图5所示，未被选择的DUT的泄漏电流从之前的40nA降低到20pA。

2)本公开显著减少了所需PAD的数量，提高了面积效率。

3)本公开可以在负担得起的面积和时间成本下进行大量的表征描述。

4)本公开对器件工艺的适用性很强，具有很高的通用性。对于新工艺和新器件的测量可起到辅助加速作用。

综上所述，本公开提出了一种可降低漏电的高通量可寻址外围电压隔离测试电路结构，以获得较好的防漏电效果和较高的面积效率。通过所提出的电压隔离和防串扰技术，解决了传统测试结构中的持续电压降和电流串扰问题。从而进一步优化测试结构，减少所需PAD的数量，提高面积效率。本公开为纳米尺度器件表征的测试结构设计提供了一个实用的解决方案。

应理解，在本发明实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

值得说明的是，虽然前述内容已经参考若干具体实施方式描述了本发明创造的精神和原理，但是应该理解，本发明并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合，这种划分仅是为了表述的方便。本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。

Claims (9)

1.一种DUT阵列可寻址外围测试电路，其特征在于，该测试电路包括地址转换电路，以及与所述地址转换电路连接的开关电路，

所述地址转换电路用以将外部输入的地址转换为漏极地址和栅极地址，所述开关电路的行输出电控制DUT阵列的漏极，

所述开关电路的列输出电控制DUT阵列的栅极，

所述开关电路与所述DUT阵列的漏极采用开尔文连接。

2.根据权利要求1所述的测试电路，其特征在于，电流测量点SO与源极测量点共用同一个PAD，且单独接地。

3.根据权利要求1所述的测试电路，其特征在于，所述开关电路的行、列输出通过地址缓冲器接入所述DUT阵列。

4.根据权利要求1所述的测试电路，其特征在于，所述地址转换电路电控制地址寄存电路。

5.根据权利要求1所述的测试电路，其特征在于，所述测试电路包括一感知电路，该感知电路通过一个开关阵列电控制所述DUT阵列的漏极。

6.根据权利要求5所述的测试电路，其特征在于，所述感知电路包括一隔离电路阵列，电控制所述DUT阵列的漏极。

7.根据权利要求6所述的测试电路，其特征在于，所述隔离电路包括闭时复位传输门单元，该单元由一个传输门电路和一个NMOS晶体管组成。

8.根据权利要求1所述的测试电路，其特征在于，该测试电路位于晶圆切割道。

9.根据权利要求1所述的测试电路，其特征在于，所述DUT阵列是MOS管阵列。