CN117691955A - 应用于rram存算架构的多比特量化低延时电压灵敏放大器 - Google Patents

Abstract

本发明提供了应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，包括电压采样模块、低位感应模块、低位检测模块以及锁存器；本发明通过引入两个参考电压作为比较基准，在一个量化周期内实现了2‑bit的数字信号输出，减少了传统电压灵敏放大器中参考电压切换和存储中间数据的工作状态，缩短了读取延时。

Description

应用于RRAM存算架构的多比特量化低延时电压灵敏放大器

技术领域

本发明涉及放大器技术领域，特别是应用于RRAM存算架构(存内计算，存算一体)的多比特量化低延时电压灵敏放大器。

背景技术

基于传统冯诺依曼架构的AI处理器由于CPU和存储器分离，导致其在处理大量的卷积运算时会面临“内存墙”和“功耗墙”的瓶颈。为了提升AI处理器性能，业界开始研究将存储单元和计算单元结合在一起的存算架构(存内计算，存算一体)，规避了传统架构中大量中间数据产生和频繁数据交换，从而突破传统冯诺依曼架构的瓶颈，极大提升了AI设备的算力，并已展现出革命性优势。其中，基于RRAM阵列的存算架构凭借其高集成度，低功耗，低读取延迟以及兼容传统CMOS工艺等优点，已被学术界和工业界广泛关注，是极具潜力的研究和应用方向。

在RRAM存算架构中，需要使用量化电路来将模拟计算的结果转化成数字输出，不同的量化电路结构在读取延时、功耗、面积以及电路可行性上各有可取之处。在目前的研究中，主流的量化电路包含模数转换器(ADC)和灵敏放大器两种类型。

(1)ADC由于技术方案成熟、类型丰富，成为早期RRAM存算架构中量化电路的主流选择，但是存在面积开销大，功耗高等问题，尤其是当电路规模增大后，ADC大面积高功耗的缺点制约了RRAM存算架构性能的进一步提升。

(2)灵敏放大器由于其电路结构简单，在功耗方面相比ADC有很大改善。然而，由于灵敏放大器低分辨率的限制(每个电路的工作周期只量化1-bit数字信号)，该单比特量化模式在进行多比特数字信号量化时，电路需要多个量化周期才能完成操作，因而电路工作状态、时序控制信号复杂度以及解码电路都会十分的冗余和繁杂，仍然会面临读取延时过高的问题。

由于RRAM存算架构高能效比的要求，灵敏放大器是量化电路中更优的选择，但灵敏放大器还存在电路的读取延时问题。

发明内容

有鉴于此，本发明的目的在于提供应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，通过引入两个参考电压作为比较基准，在一个量化周期内实现了2-bit的数字信号输出，减少了传统电压灵敏放大器中参考电压切换和存储中间数据的工作状态，缩短了读取延时。

为实现上述目的，本发明采用如下技术方案：应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，包括电压采样模块、低位感应模块、低位检测模块以及锁存器；

所述电压采样模块包括第一采样开关、第二采样开关、第三采样开关、第四采样开关、第一采样电容以及第二采样电容；

所述低位感应模块包括第一低位感应模块以及第二低位感应模块；所述第一低位感应模块以及第二低位感应模块均包括第一晶体管、第二晶体管、第三晶体管以及反相器；所述第一低位感应模块包括第一开关，所述第二低位感应模块第二开关；

所述锁存器包括第四晶体管、第五晶体管和第六晶体管、第七晶体管组成的两个首位相连的反相器、第一开关管以及第二开关管；

所述低位检测模块具体为二选一选择器。

在一较佳的实施例中，所述第一采样开关与第四采样开关连接且连接点连接所述第一采样电容，所述第一采样电容的另一端连接第一低位感应模块的第一晶体管的栅极；所述第二采样开关与第三采样开关连接且连接点连接所述第二采样电容，所述第二采样电容的另一端连接第二低位感应模块的第一晶体管的栅极。

在一较佳的实施例中，所述第一晶体管的源极接地，所述第一晶体管的漏极连接第一开关以及反相器，所述第一开关的另一端连接所述第一晶体管的栅极以及第二晶体管的栅极，所述第二晶体管的漏极连接反相器，所述第二晶体管的源极接VDD；所述第三晶体管的漏极连接所述第二晶体管的栅极，所述第三晶体管的源极接VDD。

在一较佳的实施例中，电路初始状态时，第一采样开关、第二采样开关、第三采样开关、第四采样开关、第一开关以及第二开关均断开，MOS管处于截止状态；当电路准备进入工作状态时，进入Standby阶段，此时第三晶体管的栅极PRE＝0，使第一低位感应模块以及第二低位感应模块的第三晶体管导通，将第六晶体管的漏极连接第一采样电容与第一低位感应模块的第一晶体管的栅极之间为第一节点和第四晶体管的漏极连接第二采样电容与第二低位感应模块的第一晶体管的栅极之间为第二节点的电压预充电至VDD。

在一较佳的实施例中，电压采样阶段：此时第一采样开关和第二采样开关导通，所述第一采样开关与第四采样开关连接且连接点为第一节点和所述第二采样开关与第三采样开关连接且连接点为第二节点分别充电至VSUM和VREFL，与此同时第一开关和第二开关导通，第一节点和第二节点上的电荷分别分配至第一低位感应模块的反相器与第二晶体管的漏极之间的连接节点即第五节点、第二低位感应模块的反相器与第二晶体管的漏极之间的连接节点即第六节点，使得第一节点、第二节点、第五节点以及第六节点的电压都变成1/2VDD。

在一较佳的实施例中，电压作差，ΔV耦合阶段：此时第三采样开关和第四采样开关导通，因此第三节点电压变化量为ΔV1＝VSUM-VREFL，第四节点电压变化量为ΔV2＝VREFH-VSUM，因为第一采样电容和第二采样电容上的电压不能突变，所以第一节点电压＝1/2VDD+ΔV1、第二节点电压＝1/2VDD+ΔV2；第一开关以及第二开关在该阶段断开，第一低位感应模块的第一晶体管、第一低位感应模块的第二晶体管和第二低位感应模块的第一晶体管、第二低位感应模块的第二晶体管此时构成反相器结构，使得第五节点和第六节点电压变化趋势与第一节点和第二节点相反。

根据权利要求6所述的应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，结果输出阶段：SAEN1＝1，第五节点以及第六节点上的电压通过反相器得到OU2、OUT2B的结果，接着SAEN2＝1，锁存器结构开始工作，判断第一节点以及第二节点电压大小，从而得出ΔV1，ΔV2的大小关系，并输出SAOUT[1:0]的高位，此时二选一选择器开始工作，当SAOUT[1]＝1时，SAOUT[0]＝OUT2B取反，当SAOUT[1]＝0时，SAOUT[0]＝OUT2。

与现有技术相比，本发明具有以下有益效果：

(1)低读取延时：首先，电路采用并行处理的设计思想，将传统灵敏放大器六个工作状态减少为三个工作状态，大幅缩短了电路读取延时；其次，没有采用多位寄存器和多位选择器等时序逻辑电路，从而避免了复杂门电路引起的额外延时，并且也无需特别考虑各模块间时序配合所产生的等待时间，因而进一步优化电路的延时；最后，电路工作状态的减少意味着时序控制信号得到了精简，降低了时序信号电路的设计难度。

(2)低功耗：降低能耗建立在降低延时的基础上。通过采用新型电路设计方案以及对传统电路功能优化，以简洁高效的电路实现复杂的量化功能，在降低量化延时的同时降低了能耗。

(3)低面积开销，由于电路中只用到了开关、电容和简易的组合逻辑电路，使得电路的面积开销比传统放大器要小，使大规模RRAM存算架构的实现成为可能。

附图说明

图1为本发明优选实施例中应用于RRAM存算架构的新型电压灵敏放大器的结构图；

图2为本发明优选实施例中应用于RRAM存算架构的新型电压灵敏放大器的分阶段电路示意图；

图3为本发明优选实施例中多比特量化技术的量化输出示意图、关键信号和输出关系总结表。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式；如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，参考图1-3，包括电压采样模块、低位感应模块、低位检测模块以及锁存器；

所述电压采样模块包括第一采样开关SW3、第二采样开关SW4、第三采样开关SW5、第四采样开关SW6、第一采样电容C0以及第二采样电容C1；

所述低位感应模块包括第一低位感应模块以及第二低位感应模块；所述第一低位感应模块以及第二低位感应模块均包括第一晶体管、第二晶体管、第三晶体管以及反相器；所述第一低位感应模块包括第一开关SW1，所述第二低位感应模块第二开关SW2。

所述锁存器包括第四晶体管N2、第五晶体管P4和第六晶体管N3、第七晶体管P5组成的两个首位相连的反相器、第一开关管N4以及第二开关管P6；

所述低位检测模块具体为二选一选择器。

所述第一采样开关SW3与第四采样开关SW6连接且连接点连接所述第一采样电容C0，所述第一采样电容C0的另一端连接第一低位感应模块的第一晶体管N1的栅极；所述第二采样开关SW4与第三采样开关SW5连接且连接点连接所述第二采样电容C1，所述第二采样电容C1的另一端连接第二低位感应模块的第一晶体管N0的栅极。

第一低位感应模块以及第二低位感应模块的第一晶体管、第二晶体管以及第三晶体管连接关系相同，以第一低位感应模块为例：所述第一晶体管N1的源极接地，所述第一晶体管N1的漏极连接第一开关SW1以及反相器，所述第一开关SW1的另一端连接所述第一晶体管N1的栅极以及第二晶体管P1的栅极，所述第二晶体管P1的漏极连接反相器，所述第二晶体管P1的源极接VDD；所述第三晶体管P3的漏极连接所述第二晶体管P1的栅极，所述第三晶体管P3的源极接VDD。

电路的工作流程如图2所示，电路初始状态时，图1中所有开关均断开，MOS管处于截止状态；当电路准备进入工作状态时，进入Standby阶段，此时第一低位感应模块以及第二低位感应模块的第三晶体管的栅极PRE＝0，使第一低位感应模块以及第二低位感应模块的第三晶体管导通，将第四晶体管N3的漏极连接第一采样电容C0与第一低位感应模块的第一晶体管N1的栅极之间为第一节点Q1B和第四晶体管N2的漏极连接第二采样电容C1与第二低位感应模块的第一晶体管N0的栅极之间为第二节点Q1的电压预充电至VDD。

电压采样阶段：如图2a所示，此时第一采样开关SW3和第二采样开关SW4导通，所述第一采样开关SW3与第四采样开关SW6连接且连接点为第三节点X1和所述第二采样开关SW4与第三采样开关SW5连接且连接点为第四节点X2分别充电至VSUM和VREFL，与此同时第一开关SW1和第二开关SW2导通，第一节点Q1B和第二节点Q1上的电荷分别分配至第一低位感应模块的反相器与第二晶体管P1的漏极之间的连接节点即第五节点Q2B、第二低位感应模块的反相器与第二晶体管P0的漏极之间的连接节点即第六节点Q2，使得第一节点Q1B、第二节点Q1、第五节点Q2B以及第六节点Q2的电压都变成1/2VDD。

电压作差，ΔV耦合阶段：如图2b所示，此时第三采样开关SW5和第四采样开关SW6导通，因此第三节点X1电压变化量为ΔV1＝VSUM-VREFL，第四节点X2电压变化量为ΔV2＝VREFH-VSUM，因为第一采样电容C0和第二采样电容C1上的电压不能突变，所以第一节点电压＝1/2VDD+ΔV1、第二节点电压＝1/2VDD+ΔV2；第一开关SW1以及第二开关SW2在该阶段断开，第一低位感应模块的第一晶体管N1、第一低位感应模块的第二晶体管P1和第二低位感应模块的第一晶体管N0、第二低位感应模块的第二晶体管P0此时构成反相器结构，使得第五节点Q2B和第六节点Q2电压变化趋势与第一节点Q1B和第二节点Q1相反。

结果输出阶段：如图2c所示，SAEN1＝1，第五节点Q2B以及第六节点Q2上的电压通过反相器得到OU2、OUT2B的结果，接着SAEN2＝1，锁存器结构开始工作，判断第一节点Q1B以及第二节点Q1电压大小，从而得出ΔV1，ΔV2的大小关系，并输出SAOUT[1:0]的高位，此时二选一选择器开始工作，当SAOUT[1]＝1时，SAOUT[0]＝OUT2B取反，当SAOUT[1]＝0时，SAOUT[0]＝OUT2。

至此，电路完成一个量化周期2-bit的量化，然后电路重新进入初始状态，等待进入下一个量化周期。

在新型电路设计方案上，本发明采用了全新的多比特量化技术。如图3所示，本发明通过引入两路参考电压VREFL和VREFH，其中VREFL＝1/4VDD，VREFH＝3/4VDD。VREFL和VREFH将整个量化范围分成了四个区域，分别对应四个相应的2-bit二进制值，电容C0、C1在采样开关(SW3-SW6)的控制下采样VREFL、VREFH和VSUM的电压值，并且在X1和X2节点得到VSUM和VREFL、VREFH的电压差，差值为：ΔV1＝VSUM-VREFL，ΔV2＝VREFH-VSUM。ΔV1的正负代表VSUM和VREFL的大小关系，同理，ΔV2的正负代表VSUM和VREFH的大小关系。电容C0、C1将ΔV1和ΔV2耦合到锁存器结构的输入端，锁存器通过判断ΔV1和ΔV2的大小关系就可输出相应数字信号SAOUT[1:0]，从而实现对VSUM的量化。

至此，本发明通过引入两个参考电压作为比较基准，在一个量化周期内实现了2-bit的数字信号输出，减少了传统电压灵敏放大器中参考电压切换和存储中间数据的工作状态，缩短了读取延时。

本发明是RRAM存算架构(存内计算，存算一体)的核心模块，可广泛应用于基于新型存算架构的人工智能硬件加速芯片领域。本发明其本质为模拟电压转化为数字信号的电路，因此同样适用于其他需要将模拟电压转化数字信号的场景，具有高度可扩展性。特别是在低读取延时和低能耗的应用需求下，本发明不失为一种有效的解决方案。另外，还可通过配置其控制信号形成多个量化周期，以此来实现多位的量化输出，因此可根据应用场景的不同定制电路的量化位数，具有较大的应用价值和发展前景。

本发明为RRAM存算架构(存内计算，存算一体)的核心电路，在时序信号的作用下，使用两个个相同的量化周期，每个量化周期量化2-bit数字输出，将输入电压信号VSUM量化成4-bit数字信号，其中每个量化周期通过采样、电压作差、数字信号输出三个电路工作状态。同时，本发明作为集成电路中通用电路，兼容Cadence,ADS,Hspice,Pspice等多种集成电路平台，以设计RRAM存算架构中量化电路以及其他电压型模数转换电路。

Claims (7)

1.应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，包括电压采样模块、低位感应模块、低位检测模块以及锁存器；

所述电压采样模块包括第一采样开关、第二采样开关、第三采样开关、第四采样开关、第一采样电容以及第二采样电容；

所述低位感应模块包括第一低位感应模块以及第二低位感应模块；所述第一低位感应模块以及第二低位感应模块均包括第一晶体管、第二晶体管、第三晶体管以及反相器；所述第一低位感应模块包括第一开关，所述第二低位感应模块第二开关；

所述锁存器包括第四晶体管、第五晶体管和第六晶体管、第七晶体管组成的两个首位相连的反相器、第一开关管以及第二开关管；

所述低位检测模块具体为二选一选择器。

2.根据权利要求1所述的应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，所述第一采样开关与第四采样开关连接且连接点连接所述第一采样电容，所述第一采样电容的另一端连接第一低位感应模块的第一晶体管的栅极；所述第二采样开关与第三采样开关连接且连接点连接所述第二采样电容，所述第二采样电容的另一端连接第二低位感应模块的第一晶体管的栅极。

3.根据权利要求1所述的应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，所述第一晶体管的源极接地，所述第一晶体管的漏极连接第一开关以及反相器，所述第一开关的另一端连接所述第一晶体管的栅极以及第二晶体管的栅极，所述第二晶体管的漏极连接反相器，所述第二晶体管的源极接地；所述第三晶体管的漏极连接所述第二晶体管的栅极，所述第三晶体管的源极接VDD。

4.根据权利要求1-3中任意一项所述的应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，电路初始状态时，第一采样开关、第二采样开关、第三采样开关、第四采样开关、第一开关以及第二开关均断开，MOS管处于截止状态；当电路准备进入工作状态时，进入Standby阶段，此时第三晶体管的栅极PRE＝0，使第一低位感应模块以及第二低位感应模块的第三晶体管导通，将第六晶体管的漏极连接第一采样电容与第一低位感应模块的第一晶体管的栅极之间为第一节点和第四晶体管的漏极连接第二采样电容与第二低位感应模块的第一晶体管的栅极之间为第二节点的电压预充电至VDD。

5.根据权利要求4所述的应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，电压采样阶段：此时第一采样开关和第二采样开关导通，所述第一采样开关与第四采样开关连接且连接点为第三节点和所述第二采样开关与第三采样开关连接且连接点为第四节点分别充电至VSUM和VREFL，与此同时第一开关和第二开关导通，第一节点和第二节点上的电荷分别分配至第一低位感应模块的反相器与第二晶体管的漏极之间的连接节点即第五节点、第二低位感应模块的反相器与第二晶体管的漏极之间的连接节点即第六节点，使得第一节点、第二节点、第五节点以及第六节点的电压都变成1/2VDD。

6.根据权利要求4所述的应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，电压作差，ΔV耦合阶段：此时第三采样开关和第四采样开关导通，因此第三节点电压变化量为ΔV1＝VSUM-VREFL，第四节点电压变化量为ΔV2＝VREFH-VSUM，因为第一采样电容和第二采样电容上的电压不能突变，所以第一节点电压＝1/2VDD+ΔV1、第二节点电压＝1/2VDD+ΔV2；第一开关以及第二开关在该阶段断开，第一低位感应模块的第一晶体管、第一低位感应模块的第二晶体管和第二低位感应模块的第一晶体管、第二低位感应模块的第二晶体管此时构成反相器结构，使得第五节点和第六节点电压变化趋势与第一节点和第二节点相反。

7.根据权利要求6所述的应用于RRAM存算架构的多比特量化低延时电压灵敏放大器，其特征在于，结果输出阶段：SAEN1＝1，第五节点以及第六节点上的电压通过反相器得到OU2、OUT2B的结果，接着SAEN2＝1，锁存器结构开始工作，判断第一节点以及第二节点电压大小，从而得出ΔV1，ΔV2的大小关系，并输出SAOUT[1:0]的高位，此时二选一选择器开始工作，当SAOUT[1]＝1时，SAOUT[0]＝OUT2B取反，当SAOUT[1]＝0时，SAOUT[0]＝OUT2。