CN117581213A - 利用细粒度事务过滤测量硬件中的等待时间的技术 - Google Patents

Abstract

方法、系统和装置可提供一种技术，该技术包括：用于维护状态信息的配置寄存器；耦合到所述配置寄存器的过滤器，所述过滤器用于基于所述状态信息从多个传入事务中提取感兴趣的事务，其中所述感兴趣的事务是在逐个事务的基础上被提取的；耦合到所述过滤器的第一硬件路径，所述第一硬件路径用于在逐个周期的基础上生成所述感兴趣的事务的计数；耦合到所述过滤器的第二硬件路径，所述第二硬件路径用于在所述逐个周期的基础上测量所述感兴趣的事务的总等待时间；以及耦合到所述第一硬件路径和所述第二硬件路径的输出接口，所述输出接口用于基于所述感兴趣的事务的所述计数和所述感兴趣的事务的所述总等待时间来确定所述感兴趣的事务的平均等待时间。

Description

利用细粒度事务过滤测量硬件中的等待时间的技术

技术领域

实施例总体上涉及处理体系结构。更具体地，实施例涉及使用细粒度事务过滤来测量硬件中的等待时间的处理技术。

背景技术

现代数字系统的性能通常由系统所支持的事务的带宽和等待时间特性确定。尽管有时会有额外的复杂性，但测量带宽相对简单，因为带宽通常转化为对收集窗口的持续时间内已知事件的出现进行计数。另一方面，等待时间可能涉及事务开始事件、停止事件的标识，以及测量两者之间的时间。在硅前模拟和仿真环境中，高度的可观测性允许相对容易的等待时间测量，通常通过某种形式的完全事务跟踪。然而，在硅中，降低的可观测性可能意味着完全等待时间跟踪实际上是不可能的。

附图说明

通过阅读以下说明书和所附权利要求书并通过参考以下附图，实施例的各种优势对本领域技术人员将变得显而易见，在附图中：

图1是根据实施例的等待时间测量硬件的示例的电路图；

图2是根据实施例的针对等待时间测量硬件的信号大小约束的示例的表；

图3是根据实施例的图形处理器的示例的示意图；

图4是根据实施例的用于等待时间过滤器和等待时间测量硬件的二进制编码的示例的图示；

图5是根据实施例的飞行中(in-flight)比特跟踪硬件的示例的示意图；

图6是根据实施例的确定感兴趣的事务的平均等待时间的方法的示例的流程图；

图7是根据实施例的操作等待时间过滤器的方法的示例的流程图；

图8是根据实施例的生成停止计数信号的方法的流程图；

图9是根据实施例的性能增强的计算系统的示例的框图；

图10是根据实施例的处理系统的示例的框图；

图11A-图11D是根据实施例的计算系统和图形处理器的示例的框图；

图12A-图12C是根据实施例的附加图形处理器和计算加速器体系结构的示例的框图；

图13是根据实施例的图形处理器的图形处理引擎的示例的框图；

图14A-图14B是根据实施例的图形处理器核心的线程执行逻辑的示例的框图；

图15图示根据实施例的附加执行单元的示例；

图16是图示根据实施例的图形处理器指令格式的示例的框图；

图17是根据实施例的图形处理器的另一示例的框图；

图18A是图示根据实施例的图形处理器命令格式的示例的框图；

图18B是图示根据实施例的图形处理器命令序列的示例的框图；

图19图示根据实施例的用于数据处理系统的示例图形软件体系结构；

图20A是图示根据实施例的IP核心开发系统的示例的框图；

图20B图示根据实施例的集成电路封装组件的截面侧视图的示例；

图20C-图20D图示根据实施例的封装组件的示例；

图21是图示根据实施例的片上系统集成电路的示例的框图；以及

图22A-图22B是图示根据实施例的用于在SoC内使用的示例性图形处理器的框图。

具体实施方式

如上所述，调制解调器数字系统的性能可以由系统所支持的事务的带宽和等待时间特性来确定。术语“事务”可以包括在开始事件和停止事件之间发生的所定义的生命周期内存在的这种系统的任何元素。在微处理器(例如，中央处理单元/CPU、主机处理器)和图形处理单元(GPU，例如，图形处理器)中，相关事务将包括简单的存储器事务，以及指令生命周期、线程生命周期、管线活动和各种广泛的其他可能事务。了解带宽和等待时间对于分析、调试和提高给定数字系统的性能是有用的。本文描述的技术提供了一种在低可观测性的硅环境中收集广泛的等待时间数据的增强方法。

更具体地，实施例通过引入两个重要的改进来扩展完全平均等待时间测量方法。首先，等待时间测量的任务被封装到单个自包含寄存器传送语言(register transferlanguage，RTL)部件中。其次，使用附加的协作RTL部件来基于各种条件过滤输入事务。

通过具有自包含的、经提取的等待时间测量部件，等待时间测量功能变得易于使用，并通过构造保证了正确性。这些特性意味着部件可以很容易地在整个设计中激增。过滤器部件的添加允许用户轻松地创建大量事务类别(每个事务类别都可以单独被测量)，由此极大地扩展了等待时间测量功能的多功能性。

图1示出专用等待时间测量硬件30的实现。图示的等待时间测量硬件30将等待时间测量功能提取成精确地专用于等待时间测量的单个部件。结果，等待时间测量硬件30变得容易在系统中适合等待时间测量的任何地方实例化。此外，等待时间测量硬件30的使用被简化，因为用户仅提供两个基本输入：开始计数信号32(start_trans[A:O]，例如，在每个周期开始的事务数的二进制编码值)和停止计数信号34(stop_trans[B:0]，例如，在每个周期停止的事务数的类似编码)。传统的解决方案存在两个计数器无意中彼此不同步的风险。通过从相同的输入导出两个计数器，避免了这个问题。

通常，等待时间测量硬件30包括第一硬件路径36(36a-36c)和第二硬件路径38(38a-38d)，第一硬件路径36用于在逐个周期(cycle-by-cycle)的基础上生成感兴趣的事务的计数，第二硬件路径38用于在逐个周期的基础上测量感兴趣的事务的总等待时间。更具体地，第一硬件路径36包括第一事务寄存器36a(例如，包括多个触发器)、耦合到第一事务寄存器36a(例如，包括多个触发器)的输出(例如，start_trans[A:O])的事务计数器36b、以及耦合到事务计数器36b的输出的第二事务寄存器36c(例如，包括多个触发器)。此外，第二硬件路径38包括第一等待时间(例如，飞行中)计数器38a、耦合到第一等待时间计数器38a的输出的第一等待时间寄存器38b(例如，包括多个触发器)、耦合到第一等待时间寄存器38b的输出(例如，outstanding[C:0])的第二等待时间寄存器38c、以及耦合到第二等待时间计数器38c的输出的第二等待时间寄存器38d(例如，包括多个触发器)。

在操作期间，所有的三个计数器36b、38a、38c都被初始化为零。第一硬件路径36比第二硬件路径38简单。每当事务开始时—如start_trans[A:O]上的非零值所指示的—源自事务计数器36b的信号total_trans[D:0]递增。第二等待时间寄存器36c阶段存在于total_trans[D:0]路径上，以确保该值(在时钟周期方面)与第二硬件路径38对齐。

在第二硬件路径38上，每当事务开始时，源自第一等待时间计数器38a的信号outstanding[C:0]递增。

类似地，每当事务停止时—如stop_trans[B:0]上的非零值所指示的—源自第一等待时间计数器38a的信号outstanding[C:0]递减。因此，在任何给定周期中，outstanding[C:0]值表示待决事务(那些已经开始但尚未停止的事务)的数量。因此，第一等待时间寄存器38b的输出指示待决事务的数量。

从整个系统等待时间的角度来看，每个待决事务在每个周期都会造成一个周期的等待时间。因此，为了计算总系统等待时间(total_agg_latency[D:0])，只要在逐个周期的基础上简单累计outstanding[C：0]计数。

通过对事务计数器36b和第二等待时间计数器38c的输出进行采样，可以使用标准的完全平均等待时间测量方法来计算平均等待时间，如下所述。最后的除法可以在软件中完成。

average_latency＝total_agg_latency[D：0]/total_trans[D：0]

CPU和GPU等大型数字设计通常具有专用的基础设施来用于对RTL中的各种事件进行计数。如果存在这样的基础设施，则可以重新定义等待时间测量硬件30的边界40，以维持大计数器(D-l比特)作为标准事件计数基础设施的一部分。这种方法显著减少等待时间测量所需的硬件，因为仅outstanding[C:0]和少量的附加逻辑在事务逻辑附近被实例化。部件的输出看起来只是两个附加的事件—start_trans[A:O]和outstanding[C:0]—它们被计数。

图2示出在给定上述功能行为的请况下可用于正确确定相关信号大小的约束的表42。所图示的值可以被实现为针对RTL部件的参数。

图3示出图形处理器50，该图形处理器50包括配置寄存器52的集合和过滤器54，过滤器54基于经由配置寄存器52维护的状态信息将传入事务过滤成感兴趣的子集。可被过滤的事务类别的示例包括：存储器事务类型(读、写、原子性、围栏等)、线程类型(计算内核、顶点着色器、像素着色器等)、源自特定客户端(例如，采样器、给定缓存等)的事务和/或可以基于事务属性被解码的任何其他信号。

通常，过滤是在逐个事务的基础上进行的。因此，输入到过滤器54的输入56(例如，start_trans[B:O]，stop_trans[A:0])不再是二进制编码值。相反，输入56是有效信号(或等效信号)的形式，并且支持所考虑的每个事务的边带信息。所图示的过滤器54基于来自配置寄存器52的状态信息从多个传入事务中提取感兴趣的事务，其中感兴趣的事务是在逐个事务的基础上提取的。如上所述，等待时间测量硬件30包括耦合到过滤器54的第一硬件路径36，其中第一硬件路径36在逐个周期的基础上生成感兴趣的事务的计数。等待时间测量硬件30还包括耦合到过滤器54的第二硬件路径38，其中第二硬件路径38在逐个周期的基础上测量感兴趣的事务的总等待时间。此外，输出接口58(例如，包括逻辑指令、可配置硬件、固定功能硬件等，或其任意组合)耦合到第一硬件路径36和第二硬件路径38。输出接口58基于感兴趣的事务的计数和感兴趣的事务的总等待时间来确定感兴趣的事务的平均等待时间。

因为过滤器54的输出直接馈送入等待时间测量硬件30的输入，所以过滤器54对过滤结果进行二进制编码。在一个示例中，过滤器54生成开始计数信号(例如，start_trans[A:O])和停止计数信号(例如，stop_trans[B:0])。此外，过滤器54可以向第一硬件路径36仅发送开始计数信号。在实施例中，过滤器54还向第二硬件路径38发送开始计数信号和停止计数信号两者。

图4示出用于过滤器(诸如，例如过滤器54(图3))的二进制编码60。信号cfg_start_filter_data[A:O]和cfg_start_filter_mask[A:0]两者都取自配置寄存器。当事务开始时—基于来自start_trans_valid[B:O]的一个比特—将在start_trans_filter_data[B:O][A:O]中找到的相应过滤器数据与cfg_start_filter_data[A:O]进行比较(例如，考虑cfg_start_filter_mask[A:0])。如果结果匹配，则事务在过滤器后仍存在，并包含在等待时间测量中。

现在转到图5，通常，感兴趣的事务具有评估在事务开始时间可用的过滤条件所需的边带数据，但不具有在事务停止时间可用的过滤条件所需的边带数据。为了解决这个问题，过滤器维持用于跟踪飞行中事务的比特跟踪阵列62。本质上，过滤条件是在事务开始时被评估的。如果事务在过滤器后仍存在，则在比特跟踪阵列62中与该事务相对应的比特被置位。在事务停止时间，过滤表达式不会被重新评估，而是使用跟踪比特来确定是否将事务传递到stop_trans_filtered_count[F:0]输出。这种比特跟踪方法的一个结果是，每个事务都可映射到唯一值，该唯一值可用作比特跟踪阵列62的索引(例如，否则，不能使用比特映射)。通常，这种条件不是问题，因为事务是在其他硬件中被跟踪，并且这样的索引容易获得。

图6示出用于确定感兴趣的事务的平均等待时间的方法70。方法70一般可被实现于图形处理器中，诸如，例如，已讨论的图形处理器50(图3)。更具体地，方法70可以采用一组逻辑指令被实现为一个或多个模块，这些逻辑指令被存储在诸如随机存取存储器(random access memory，RAM)、只读存储器(read only memory，ROM)、可编程ROM(programmable ROM，PROM)、固件、闪存存储器等之类的非暂态机器或计算机可读存储介质中，被存储在诸如例如可编程逻辑阵列(programmable logic array，PLA)、现场可编程门阵列(field programmable gate array，FPGA)、复杂可编程逻辑器件(complexprogrammable logic device，CPLD)之类的可配置硬件中，被存储在使用诸如例如专用集成电路(application specific integrated circuit，ASIC)、通用微处理器或晶体管-晶体管逻辑(transistor-transistor logic，TTL)技术之类的电路技术的固定功能硬件中，或被存储在以上各项的任何组合中。此外，可配置和/或固定功能硬件可以通过互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)技术来实现。

所图示的处理框72提供由配置寄存器的集合来维护状态信息。在实施例中，状态信息指定一个或多个事务类别(例如，存储器事务、指令生命周期、线程生命周期、管线活动等)。框74由耦合到配置寄存器的集合的过滤器，基于状态信息从多个传入事务中提取感兴趣的事务，其中感兴趣的事务是在逐个事务的基础上被提取的。此外，框76由耦合到过滤器的第一硬件路径，在逐个周期的基础上生成感兴趣的事务的计数。框77由耦合到过滤器的第二硬件路径，在逐个周期的基础上测量感兴趣的事务的总等待时间。此外，框78由耦合到第一硬件路径和第二硬件路径的输出接口，基于感兴趣的事务的计数和感兴趣的事务的总等待时间来确定感兴趣的事务的平均等待时间。因此，至少在提取感兴趣的事务使得能够单独测量事务类别的等待时间的意义上，方法70增强了性能。

图7示出操作等待时间过滤器的方法80。方法80通常可以在过滤器中实现，该过滤器诸如例如已经讨论过的过滤器54(图3)。更具体地，方法80可以采用一组逻辑指令被实现为一个或多个模块，这些逻辑指令被存储在诸如RAM、ROM、PROM、固件、闪存等之类的非暂态机器可读或计算机可读存储介质中，被存储在诸如例如PLA、FPGA、CPLD等之类的可配置硬件中，被存储在使用诸如例如ASIC、通用微处理器或TTL技术等之类的电路技术的固定功能硬件中，或被存储在以上各项的任何组合中。

所图示的处理框82由过滤器生成开始计数信号和停止计数信号。在实施例中，框82基于与感兴趣的事务相关联的状态信息和边带数据来生成开始计数信号。此外，框82可以基于一个或多个飞行中跟踪比特来生成停止计数信号。在一个示例中，框84由过滤器将开始计数信号发送到第一硬件路径，并且框86由过滤器将开始计数信号和停止计数信号发送到第二硬件路径。

图8示出用于生成停止计数信号的方法90。方法90通常可以被并入已经讨论过的框82(图7)中。更具体地，方法90可以采用一组逻辑指令被实现为一个或多个模块，这些逻辑指令被存储在诸如RAM、ROM、PROM、固件、闪存等之类的非暂态机器可读或计算机可读存储介质中，被存储在诸如例如PLA、FPGA、CPLD等之类的可配置硬件中，被存储在使用诸如例如ASIC、通用微处理器或TTL技术等之类的电路技术的固定功能硬件中，或被存储在以上各项的任何组合中。

所图示的处理框92标识事务，其中框94确定事务在过滤操作后是否仍存在。如果是，则框96将与该事务相对应的飞行中跟踪比特置位。

图9示出性能增强的计算系统150，该性能增强的计算系统150一般可以是具有计算功能的电子设备/系统(例如，个人数字助理/PDA、笔记本计算机、平板计算机、可转换平板、服务器)、通信功能(例如，智能电话)、成像功能(例如，相机、便携式摄像机)、媒体播放功能(例如，智能电视/TV)、可穿戴功能(例如，手表、眼部穿戴物、头戴物、脚部穿戴物、首饰)、车载功能(例如，汽车、卡车、摩托车)、机器人功能(例如，自主机器人)等或其任何组合)的部分。在所图示的示例中，系统150包括图形处理器152(例如，图形处理单元/GPU)和主机处理器154(例如，中央处理单元/CPU)，该主机处理器154具有一个或多个核心156以及耦合至系统存储器160的集成存储器控制器(integrated memory controller，IMC)158。所图示的图形处理器152包括图形存储器153和逻辑151(例如，可配置硬件和/或固定功能硬件)。

此外，所图示的系统150包括输入输出(input output，IO)模块162，该IO模块162与主机处理器154以及图形处理器152一起被实现在片上系统(system on chip，SoC)164(例如，半导体管芯)上。在一个示例中，IO模块162与多个相机165、显示器166(例如，包括触摸屏、液晶显示器/LCD、和/或具有屏幕空间的发光二极管/LED显示器面板)、网络控制器168(例如，有线的和/或无线的)、以及大容量存储装置170(例如，硬盘驱动器/HDD、光盘、固态驱动器/SSD、闪存)进行通信。在实施例中，逻辑151执行已经讨论过的方法70(图6)、方法80(图7)和/或方法90(图8)的一个或多个方面。

因此，逻辑151可以包括用于维护状态信息的配置寄存器的集合和耦合到配置寄存器的集合的过滤器，其中过滤器基于状态信息从多个传入事务中提取感兴趣的事务。在这种情况下，事务是在逐个事务的基础上被提取的。逻辑151还可以包括耦合到过滤器的第一硬件路径，该第一硬件路径用于在逐个周期的基础上生成感兴趣的事务的计数。逻辑151还可以包括耦合到过滤器的第二硬件路径，其中第二硬件路径用于在逐个周期的基础上测量感兴趣的事务的总等待时间。此外，逻辑151可以包括耦合到第一硬件路径和第二硬件路径的输出接口，其中输出接口基于感兴趣的事务的计数和感兴趣的事务的总等待时间来确定感兴趣的事务的平均等待时间。因此，至少在提取感兴趣的事务使得能够单独测量事务类别的等待时间的意义上，计算系统150是性能增强的。

逻辑151可被耦合至一个或多个衬底(例如，硅、蓝宝石、砷化镓)，其中，该逻辑151是耦合至(一个或多个)衬底的晶体管阵列和/或其他集成电路/IC部件。在一个示例中，逻辑151包括被定位(例如，嵌入)在(一个或多个)衬底内的晶体管沟道区。因此，逻辑151与(一个或多个)衬底之间的物理界面可以不是突变结。逻辑151还可被认为包括在(一个或多个)衬底的初始晶圆上生长的外延层。

系统概述

图10是根据实施例的处理系统100的框图。系统100可在以下各项中被使用：单处理器桌面型电脑系统、多处理器工作站系统或具有大量处理器102或处理器核心107的服务器系统。在一个实施例中，系统100是被并入在片上系统(system-on-a-chip，SoC)集成电路内的处理平台，该片上系统(SoC)集成电路用于在移动设备、手持式设备或嵌入式设备中使用，诸如，用于在具有至局域网或广域网的有线或无线连接性的物联网(Internet-of-things，IoT)设备内使用。

在一个实施例中，系统100可包括以下各项，可与以下各项耦合，或可集成在以下各项内：基于服务器的游戏平台；游戏控制台，包括游戏和媒体控制台；移动游戏控制台、手持式游戏控制台或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网连接的设备(诸如，具有低内部存储容量的膝上型电脑)的部分。处理系统100也可包括以下各项，与以下各项耦合，或被集成在以下各项内：可穿戴设备，诸如，智能手表可穿戴设备；智能眼镜或服装，其利用增强现实(augmented reality，AR)或虚拟现实(virtual reality，VR)特征来增强，以提供视觉、音频或触觉输出来补充现实世界视觉、音频或触觉体验或以其他方式提供文本、音频、图形、视频、全息图像或视频、或触觉反馈；其他增强现实(AR)设备；或其他虚拟现实(VR)设备。在一些实施例中，处理系统100包括电视机或机顶盒设备，或者是电视机或机顶盒设备的部分。在一个实施例中，系统100可包括自动驾驶交通工具，与自动驾驶交通工具耦合，或集成在自动驾驶交通工具内，该自动驾驶交通工具诸如，公共汽车、拖拉机拖车、汽车、电机或电力循环、飞机或滑翔机(或其任何组合)。自动驾驶交通工具可使用系统100来处理在该交通工具周围感测到的环境。

在一些实施例中，一个或多个处理器102各自包括一个或多个处理器核心107，该一个或多个处理器核心107用于处理指令，这些指令当被执行时，执行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核心107中的至少一个处理器核心被配置成用于处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(ComplexInstruction Set Computing，CISC)、精简指令集计算(Reduced Instruction SetComputing，RISC)或经由超长指令字(Very Long Instruction Word，VLIW)的计算。一个或多个处理器核心107可以处理不同的指令集109，不同的指令集109可包括用于促进对其他指令集的仿真的指令。处理器核心107还可包括其他处理设备，诸如，数字信号处理器(Digital Signal Processor，DSP)。

在一些实施例中，处理器102包括缓存存储器104。取决于体系结构，处理器102可具有单个内部缓存或多级的内部缓存。在一些实施例中，缓存存储器在处理器102的各种部件之间被共享。在一些实施例中，处理器102也使用外部缓存(例如，第三级(L3)缓存或最后一级缓存(Last Level Cache，LLC))(未示出)，可使用已知的缓存一致性技术在处理器核心107之间共享该外部缓存。寄存器堆106可附加地被包括在处理器102中，并且可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以专用于处理器102的设计。

在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与系统100中的其他部件之间传送通信信号，诸如，地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，诸如，直接媒体接口(Direct MediaInterface，DMI)总线的某个版本。然而，处理器总线不限于DMI总线，并且可包括一个或多个外围部件互连总线(例如，PCI、PCI快速)、存储器总线或其他类型的接口总线。在一个实施例中，(一个或多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与系统100的其他部件之间的通信，而平台控制器中枢(platform controller hub，PCH)130提供经由本地I/O总线至I/O设备的连接。

存储器设备120可以是动态随机存取存储器(dynamic random-access memory，DRAM)设备、静态随机存取存储器(static random-access memory，SRAM)设备、闪存设备、相变存储器设备或具有合适的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为用于系统100的系统存储器来操作，以存储数据122和指令121，用于在一个或多个处理器102执行应用或进程时使用。存储器控制器116也与任选的外部图形处理器118耦合，该任选的外部图形处理器118可与处理器102中的一个或多个图形处理器108通信以执行图形操作和媒体操作。在一些实施例中，可由加速器112辅助图形操作、媒体操作和/或计算操作，该加速器112是可被配置成用于执行专业的图形操作、媒体操作或计算操作的集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，该光线追踪加速器可用于与图形处理器108协同地执行光线追踪操作。在一个实施例中，可替代加速器112使用外部加速器119，或可与加速器112协同地使用外部加速器119。

在一些实施例中，显示设备111可连接到(一个或多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型电脑设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(head mounted display，HMD)，诸如，用于在虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示设备。

在一些实施例中，平台控制器中枢130使外围设备能够经由高速I/O总线连接到存储器设备120和处理器102。I/O外围设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，非易失性存储器、易失性存储器、硬盘驱动器、闪存、NAND、3D NAND、3D Xpoint等)。数据存储设备124可以经由存储接口(例如，SATA)或经由外围总线(诸如，外围部件互连总线(例如，PCI、PCI快速))连接。触摸传感器125可以包括触摸屏传感器、压力传感器或指纹传感器。无线收发器126可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，该移动网络收发器诸如3G、4G、5G或长期演进(Long-Term Evolution，LTE)收发器。固件接口128启用与系统固件的通信，并且可以例如是统一可扩展固件接口(unified extensible firmware interface，UEFI)。网络控制器134可启用至有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(Personal System 2，PS/2))设备耦合至系统的任选的传统I/O控制器140。平台控制器中枢130还可以连接到一个或多个通用串行总线(Universal Serial Bus，USB)控制器142，以连接输入设备，诸如，键盘和鼠标143组合、相机144或其他USB输入设备。

将会明白，所示的系统100是示例性而非限制性的，因为也可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立的外部图形处理器中，该分立的外部图形处理器诸如外部图形处理器118。在一个实施例中，平台控制器中枢130和/或存储器控制器116可以在一个或多个处理器102外部。例如，系统100可以包括外部存储器控制器116和平台控制器中枢130，平台控制器中枢130可被配置为在与(一个或多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。

例如，可使用电路板(“橇板(sled)”)，部件(诸如，CPU、存储器和其他部件)被放置在该电路板上，在该电路板上部件(诸如，CPU、存储器和其他部件)经设计以实现提升的热性能。在一些示例中，诸如处理器之类的处理部件位于橇板的顶侧上，而诸如DIMM之类的附近存储器位于橇板的底侧上。作为由该设计提供的增强的气流的结果，部件能以比在典型系统中更高的频率和功率等级来操作，由此提高性能。此外，橇板被配置成用于盲配机架中的功率和数据通信线缆，由此增强它们被快速地移除、升级、重新安装和/或替换的能力。类似地，位于橇板上的各个部件(诸如，处理器、加速器、存储器和数据存储驱动器)由于它们距彼此的增加的间距而被配置成易于升级。在说明性实施例中，部件附加地包括用于证明它们的真实性的硬件认证特征。

数据中心可利用支持多个其他网络体系结构的单个网络体系结构(“结构”)，多个其他网络体系结构包括以太网和全方位路径。橇板可经由光纤耦合至交换机，这提供比典型的双绞线布线(例如，5类、5e类、6类等)更高的带宽和更低的等待时间。由于高带宽、低等待时间的互连和网络体系结构，数据中心在使用中可集中在物理上分散的诸如存储器、加速器(例如，GPU、图形加速器、FPGA、ASIC、神经网络和/或人工智能加速器等)和数据存储驱动器之类的资源，并且根据需要将它们提供给计算资源(例如，处理器)，从而使计算资源能够就好像被集中的资源在本地那样访问这些被集中的资源。

功率供应或功率源可将电压和/或电流提供给系统100或本文中描述的任何部件或系统。在一个示例中，功率供应包括用于插入到墙壁插座中的AC到DC(交流到直流)适配器。此类AC功率可以是可再生能源(例如，太阳能)功率源。在一个示例中，功率源包括DC功率源，诸如，外部AC到DC转换器。在一个示例中，功率源或功率供应包括用于通过接近充电场来充电的无线充电硬件。在一个示例中，功率源可包括内部电池、交流供应、基于动作的功率供应、太阳能功率供应或燃料电池源。

图11A-图11D图示由本文中描述的实施例提供的计算系统和图形处理器。图11A-图11D的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与本文中其他地方描述的方式类似的任何方式进行操作或运行，但不限于此。

图11A是处理器200的实施例的框图，该处理器200具有一个或多个处理器核心202A-202N、集成存储器控制器214以及集成图形处理器208。处理器200可包括附加的核心，这些附加的核心最多为由虚线框表示的附加核心202N并包括由虚线框表示的附加核心202N。处理器核心202A-202N中的每一个包括一个或多个内部缓存单元204A-204N。在一些实施例中，每个处理器核心也具有对一个或多个共享缓存单元206的访问权。内部缓存单元204A-204N和共享缓存单元206表示处理器200内的缓存存储器层次体系。缓存存储器层次体系可包括每个处理器核心内的至少一个级别的指令和数据缓存以及一个或多个级别的共享的中级缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的缓存，其中，在外部存储器之前的最高级别的缓存被分类为LLC。在一些实施例中，缓存一致性逻辑维持各缓存单元206与204A-204N之间的一致性。

在一些实施例中，处理器200还可包括一个或多个总线控制器单元的集合216和系统代理核心210。一个或多个总线控制器单元216管理外围总线的集合，诸如，一个或多个PCI总线或PCI快速总线。系统代理核心210提供对各处理器部件的管理功能。在一些实施例中，系统代理核心210包括用于管理对各种外部存储器设备(未示出)的访问的一个或多个集成存储器控制器214。

在一些实施例中，处理器核心202A-202N中的一个或多个处理器核心包括针对同步多线程操作的支持。在此类实施例中，系统代理核心210包括用于在多线程处理期间协调并操作核心202A-202N的部件。系统代理核心210可附加地包括功率控制单元(powercontrol unit，PCU)，该功率控制单元(PCU)包括用于调节处理器核心202A-202N和图形处理器208的功率状态的逻辑和部件。

在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享缓存单元的集合206以及系统代理核心210耦合，该系统代理核心210包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核心210还包括用于将图形处理器输出驱动到一个或多个经耦合的显示器的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。

在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代的互连单元，诸如，点到点互连、交换式互连或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由I/O链路213与基于环的互连单元212耦合。

示例性I/O链路213表示多个各种各样的I/O互连中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(诸如，eDRAM模块)之间的通信的封装上I/O互连。在一些实施例中，处理器核心202A-202N中的每一个以及图形处理器208可将嵌入式存储器模块218用作共享的最后一级缓存。

在一些实施例中，处理器核心202A-202N是执行相同的指令集体系结构的同构核心。在另一实施例中，处理器核心202A-202N在指令集体系结构(instruction setarchitecture，ISA)方面是异构的，其中，处理器核心202A-202N中的一个或多个执行第一指令集，而其他核心中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核心202A-202N在微体系结构方面是异构的，其中，具有相对较高功耗的一个或多个核心与具有较低功耗的一个或多个功率核心耦合。在一个实施例中，处理器核心202A-202N在计算能力方面是异构的。此外，处理器200可在一个或多个芯片上实现，或者被实现为除其他部件之外还具有所图示的部件的SoC集成电路。

图11B是根据本文中所描述的一些实施例的图形处理器核心219的硬件逻辑的框图。图11B的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件可以以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。图形处理器核心219(有时称为核心切片)可以是模块化图形处理器内的一个或多个图形核心。图形处理器核心219的示例是一个图形核心切片，并且基于目标功率包络和性能包络，如本文中所描述的图形处理器可以包括多个图形核心切片。每个图形处理器核心219可包括固定功能块230，该固定功能块230与多个子核心221A-221F(也称为子切片)耦合，多个子核心221A-221F包括模块化的通用和固定功能逻辑的块。

在一些实施例中，固定功能块230包括几何/固定功能管线231，该几何/固定功能管线231例如在较低性能和/或较低功率的图形处理器实现方式中可由图形处理器核心219中的所有子核心共享。在各实施例中，几何/固定功能管线231包括3D固定功能管线(例如，如在下文描述的图12A和图13中的3D管线312)、视频前端单元、线程生成器和线程调遣器、以及统一返回缓冲器管理器，该统一返回缓冲器管理器管理统一返回缓冲器(例如，如下文所描述的在图13中的统一返回缓冲器418)。

在一个实施例中，固定功能块230还包括图形SoC接口232、图形微控制器233和媒体管线234。图形SoC接口232提供图形处理器核心219与片上系统集成电路内的其他处理器核心之间的接口。图形微控制器233是可被配置成管理图形处理器核心219的各种功能的可编程子处理器，这些功能包括线程调遣、调度和抢占。媒体管线234(例如，图12A和图13的媒体管线316)包括用于促进对包括图像数据和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体管线234经由对子核心221-221F内的计算或采样逻辑的请求来实现媒体操作。

在一个实施例中，SoC接口232使图形处理器核心219能够与SoC内的通用应用处理器核心(例如，CPU)和/或其他部件进行通信，包括存储器层次体系元件，诸如共享的最后一级缓存存储器、系统RAM和/或嵌入式片上或封装上DRAM。SoC接口232还能够启用与SoC内的诸如相机成像管线之类的固定功能设备的通信，并且启用全局存储器原子性的使用和/或实现全局存储器原子性，该全局存储器原子性可在图形处理器核心219与SoC内的CPU之间被共享。SoC接口232还可实现针对图形处理器核心219的功率管理控制，并且启用图形处理器核心219的时钟域与SoC内的其他时钟域之间的接口。在一个实施例中，SoC接口232使得能够从命令流转化器和全局线程调遣器接收命令缓冲器，该命令流转化器和全局线程调遣器被配置成用于将命令和指令提供给图形处理器内的一个或多个图形核心中的每一个图形核心。命令和指令在媒体操作要被执行时能够被调遣到媒体管线234，或者在图形处理操作要被执行时能够被调遣到几何和固定功能管线(例如，几何和固定功能管线231，几何和固定功能管线237)。

图形微控制器233可被配置成用于执行针对图形处理器核心219的各种调度任务和管理任务。在一个实施例中，图形微控制器233可以执行在子核心221A-221F内的执行单元(execution unit，EU)阵列222A-222F、224A-224F内的各个图形并行引擎上调度的图形和/或计算工作负载。在该调度模型中，在包括图形处理器核心219的SoC的CPU核心上执行的主机软件可将工作负载提交到多个图形处理器门铃(doorbell)中的一个图形处理器门铃，这调用了对适当的图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负载，将工作负载提交到命令流转化器，抢占在引擎上运行的现有工作负载，监测工作负载的进度，以及当工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还能够促进图形处理器核心219的低功率或空闲状态，从而向图形处理器核心219提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转变来保存和恢复图形处理器核心219内的寄存器的能力。

图形处理器核心219可具有多于或少于所图示的子核心221A-221F，最多N个模块化子核心。对于N个子核心的每个集合，图形处理器核心219还可包括共享功能逻辑235、共享和/或缓存存储器236、几何/固定功能管线237、以及用于加速各种图形和计算处理操作的附加的固定功能逻辑238。共享功能逻辑235可包括与图13的共享功能逻辑420(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)相关联的、可由图形处理器核心219内的每N个子核心共享的逻辑单元。共享和/或缓存存储器236可以是用于图形处理器核心219内的N个子核心221A-221F的集合的最后一级缓存，并且还可以充当可由多个子核心访问的共享存储器。几何/固定功能管线237而不是几何/固定功能管线231可被包括在固定功能块230内，并且几何/固定功能管线237可包括相同或类似的逻辑单元。

在一个实施例中，图形处理器核心219包括附加的固定功能逻辑238，该附加的固定功能逻辑238可包括供由图形处理器核心219使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑238包括供在仅位置着色中使用的附加的几何管线。在仅位置着色中，存在两个几何管线：几何/固定功能管线237、231内的完全几何管线；以及剔除管线，其是可被包括在附加的固定功能逻辑238内的附加的几何管线。在一个实施例中，剔除管线是完全几何管线的精简版本。完全管线和剔除管线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的长剔除运行，从而在一些实例中使得能够更早地完成着色。例如并且在一个实施例中，附加的固定功能逻辑238内的剔除管线逻辑可以与主应用并行地执行位置着色器，并且通常比完全管线更快地生成关键结果，因为剔除管线仅取得顶点的位置属性并对顶点的位置属性进行着色，而不向帧缓冲器执行对像素的栅格化和渲染。剔除管线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被剔除。完全管线(其在本实例中可以被称为重放(replay)管线)可以消耗该可见性信息以跳过被剔除的三角形，从而仅对最终被传递到栅格化阶段的可见的三角形进行着色。

在一个实施例中，附加的固定功能逻辑238还可包括机器学习加速逻辑，诸如，固定功能矩阵乘法逻辑，该机器学习加速逻辑用于包括针对机器学习训练或推断的优化的实现方式。

在每个图形子核心221A-221F内包括可用于响应于由图形管线、媒体管线、或着色器程序作出的请求而执行图形操作、媒体操作和计算操作的执行资源的集合。图形子核心221A-221F包括：多个EU阵列222A-222F、224A-224F；线程调遣和线程间通信(threaddispatch and inter-thread communication，TD/IC)逻辑223A-223F；3D(例如，纹理)采样器225A-225F；媒体采样器206A-206F；着色器处理器227A-227F；以及共享的本地存储器(shared local memory，SLM)228A-228F。EU阵列222A-222F、224A-224F各自包括多个执行单元，这些执行单元是能够执行浮点和整数/定点逻辑操作以服务于图形操作、媒体操作或计算操作(包括图形程序、媒体程序或计算着色器程序)的通用图形处理单元。TD/IC逻辑223A-223F执行针对子核心内的执行单元的本地线程调遣和线程控制操作，并且促进在子核心的执行单元上执行的线程之间的通信。3D采样器225A-225F可将纹理或其他3D图形相关的数据读取到存储器中。3D采样器可基于所配置的样本状态以及与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器206A-206F可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核心221A-221F可以交替地包括统一3D和媒体采样器。在子核心221A-221F中的每一个子核心内的执行单元上执行的线程可利用每个子核心内的共享的本地存储器228A-228F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。

图11C图示图形处理单元(GPU)239，该GPU 239包括被布置为多核心组240A-240N的专用的图形处理资源集合。虽然提供仅单个多核心组240A的细节，但是将理解，其他多核心组240B-240N可配备有相同或类似的图形处理资源集合。

如所图示，多核心组240A可包括图形核心的集合243、张量核心的集合244以及光线追踪核心的集合245。调度器/调遣器241调度和调遣图形线程以用于在各个核心243、244、245上执行。寄存器堆的集合242存储在执行图形线程时由核心243、244、245使用的操作对象值。这些寄存器堆可包括例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储紧缩(packed)数据元素(整数和/或浮点数据元素)的向量寄存器以及用于存储张量/矩阵值的片寄存器。在一个实施例中，片寄存器被实现为向量寄存器的经组合的集合。

一个或多个经组合的第一级(L1)缓存和纹理单元247在本地将图形数据存储在每个多核心组240A内，图形数据诸如纹理数据、顶点数据、像素数据、光线数据、包围体数据等。一个或多个纹理单元247也可用于执行纹理操作，诸如，纹理映射和采样。由所有多核心组240A-240N或多核心组240A-240N的子集共享的第二级(L2)缓存253存储用于多个并发的图形线程的图形数据和/或指令。如所图示，可跨多个多核心组240A-240N共享L2缓存253。一个或多个存储器控制器248将GPU 239耦合至存储器249，该存储器249可以是系统存储器(例如，DRAM)和/或专用图形存储器(例如，GDDR6存储器)。

输入/输出(Input/output，I/O)电路250将GPU 239耦合至一个或多个I/O设备252，这一个或多个I/O设备252诸如数字信号处理器(digital signal processor，DSP)、网络控制器或用户输入设备。片上互连可用于将I/O设备252耦合至GPU 239和存储器249。I/O电路250的一个或多个I/O存储器管理单元(I/O memory management unit，IOMMU)251直接将I/O设备252耦合至系统存储器249。在一个实施例中，IOMMU 251管理用于将虚拟地址映射到系统存储器249中的物理地址的多个页表集合。在该实施例中，I/O设备252、(一个或多个)CPU 246和(一个或多个)GPU 239可共享相同的虚拟地址空间。

在一个实现方式中，IOMMU 251支持虚拟化。在这种情况下，IOMMU 251可以管理用于将宾客/图形虚拟地址映射到宾客/图形物理地址的第一页表集合以及用于将宾客/图形物理地址映射到(例如，系统存储器249内的)系统/主机物理地址的第二页表集合。第一页表集合和第二页表集合中的每一个的基址可被存储在控制寄存器中，并且在上下文切换时被换出(例如，使得新上下文被提供有对相关页表集合的访问权)。虽然未在图11C中图示，但是核心243、244、245和/或多核心组240A-240N中的每一个可包括转译后备缓冲器(TLB)，这些TLB用于对宾客虚拟至宾客物理转译、宾客物理至主机物理转译以及宾客虚拟至主机物理转译进行缓存。

在一个实施例中，CPU 246、GPU 239和I/O设备252被集成在单个半导体芯片和/或芯片封装上。所图示的存储器249可集成在同一芯片上，或者可经由片外接口被耦合至存储器控制器248。在一个实现方式中，存储器249包括共享与其他物理系统级存储器相同的虚拟地址空间的GDDR6存储器，但是本发明的基本原理不限于该特定的实现方式。

在一个实施例中，张量核心244包括专门被设计成用于执行矩阵操作的多个执行单元，这些矩阵操作是用于执行深度学习操作的基本计算操作。例如，可将同步矩阵乘法操作用于神经网络训练和推断。张量核心244可使用各种操作对象精度来执行矩阵处理，各种操作对象精度包括单精度浮点(例如，32比特)、半精度浮点(例如，16比特)、整数字(16比特)、字节(8比特)和半字节(4比特)。在一个实施例中，神经网络实现方式提取每个经渲染场景的特征，从而潜在地组合来自多个帧的细节，以构建高质量的最终图像。

在深度学习实现方式中，可调度并行的矩阵乘法工作以用于在张量核心244上执行。神经网络的训练尤其需要大量矩阵点积操作。为了处理N x Nx N矩阵乘法的内积公式化，张量核心244可包括至少N个点积处理元件。在矩阵乘法开始之前，一个完整的矩阵被加载到片寄存器中，并且对于N个循环中的每个循环，第二矩阵的至少一列被加载。对于每个循环，存在被处理的N个点积。

取决于特定的实现方式，能以不同精度来存储矩阵元素，包括16比特的字、8比特的字节(例如，INT8)以及4比特的半字节(例如，INT4)。可为张量核心244指定不同的精度模式以确保将最高效的精度用于不同的工作负载(例如，诸如推断工作负载，其可容忍至字节和半字节的量化(quantization))。

在一个实施例中，光线追踪核心245加速用于实时光线追踪实现方式和非实时光线追踪实现方式两者的光线追踪操作。具体而言，光线追踪核心245包括光线遍历/相交电路，该光线遍历/相交电路用于使用包围体层次体系(bounding volume hierarchy，BVH)来执行光线遍历并标识封围在BVH体积内的光线与基元之间的相交。光线追踪核心245还可包括用于执行深度测试和剔除(例如，使用Z缓冲器或类似布置)的电路。在一个实现方式中，光线追踪核心245与本文中描述的图像降噪技术协同地执行遍历和相交操作，该图像降噪技术的至少部分可在张量核心244上执行。例如，在一个实施例中，张量核心244实现深度学习神经网络以执行对由光线追踪核心245生成的帧的降噪。然而，(一个或多个)CPU 246、图形核心243和/或光线追踪核心245还可实现全部的降噪和/或深度学习算法或降噪和/或深度学习算法中的部分。

此外，如上文所描述，可采用对于降噪的分布式方法，其中，GPU 239在通过网络或高速互连而耦合至其他计算设备的计算设备中。在该实施例中，经互连的计算设备共享神经网络学习/训练数据，以改善整个系统学习执行用于不同类型的图像帧和/或不同的图形应用的降噪的速度。

在一个实施例中，光线追踪核心245处理所有的BVH遍历和光线-基元相交，从而使图形核心243免于被针对每条光线的数千个指令过载。在一个实施例中，每个光线追踪核心245包括用于执行包围盒测试(例如，用于遍历操作)的第一专业电路集合和用于执行光线-三角形相交测试(例如，使已被遍历的光线相交)的第二专业电路集合。因此，在一个实施例中，多核心组240A可简单地启动光线探测，并且光线追踪核心245独立地执行光线遍历和相交，并将命中数据(例如，命中、无命中、多个命中等)返回到线程上下文。当光线追踪核心245执行遍历和相交操作时，其他核心243、244被释放以执行其他图形或计算工作。

在一个实施例中，每个光线追踪核心245包括用于执行BVH测试操作的遍历单元和执行光线-基元相交测试的相交单元。相交单元生成“命中”、“无命中”或“多个命中”响应，该相交单元将这些响应提供给适当的线程。在遍历和相交操作期间，其他核心(例如，图形核心243和张量核心244)的执行资源被释放以执行其他形式的图形工作。

在下文描述的一个特定实施例中，使用在其中工作被分布在图形核心243与光线追踪核心245之间的混合式栅格化/光线追踪方法。

在一个实施例中，光线追踪核心245(和/或其他核心243、244)包括对光线追踪指令集的硬件支持，光线追踪指令集诸如：微软的DirectX光线追踪(DirectX Ray Tracing，DXR)，其包括DispatchRays命令；以及光线生成着色器、最近命中着色器、任何命中着色器和未命中着色器，它们使得能够为每个对象指派唯一的着色器和纹理集合。可由光线追踪核心245、图形核心243和张量核心244支持的另一光线追踪平台是Vulkan 1.1.85。然而，要注意，本发明的基本原理不限于任何特定的光线追踪ISA。

一般而言，各个核心245、244、243可支持包括用于以下各项的指令/函数的光线追踪指令集：光线生成、最近命中、任何命中、光线-基元相交、逐基元和层次体系包围盒构建、未命中、拜访和异常。更具体地，一个实施例包括用于执行以下功能的光线追踪指令：

光线生成——可为每个像素、样本或其他用户定义的工作指派执行光线生成指令。

最近命中——可执行最近命中指令以对场景内光线与基元的最近交点定位。

任何命中——任何命中指令标识场景内光线与基元之间的多个相交，从而潜在地标识新的最近交点。

相交——相交指令执行光线-基元相交测试并输出结果。

逐基元包围盒构建——该指令围绕给定的基元或基元组建立包围盒(例如，当建立新BVH或其他加速数据结构时)。

未命中——指示光线未命中场景或场景的指定区域内的所有几何体。

拜访——指示光线将遍历的子容体。

异常——包括各种类型的异常处置器(例如，针对各种错误条件被调用)。

图11D是根据本文中描述的实施例的通用图形处理单元(GPGPU)270的框图，该GPGPU 270可被配置为图形处理器和/或计算加速器。GPGPU 270可经由一个或多个系统和/或存储器总线与主机处理器(例如，一个或多个CPU 246)和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个CPU 246进行共享的系统存储器，而存储器272是专用于GPGPU 270的设备存储器。在一个实施例中，GPGPU 270和设备存储器272内的部件可被映射到能够由一个或多个CPU 246访问的存储器地址中。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包括内部直接存储器存取(direct memory access，DMA)控制器269，或可包括用于执行否则将由DMA控制器执行的操作的逻辑。

GPGPU 270包括多个缓存存储器，这些缓存存储器包括L2缓存253、L1缓存254、指令缓存255以及共享存储器256，该共享存储器256的至少部分也可被分区为缓存存储器。GPGPU 270还包括多个计算单元260A-260N。每个计算单元260A-260N包括向量寄存器的集合261、标量寄存器的集合262、向量逻辑单元的集合263以及标量逻辑单元的集合264。计算单元260A-260N还可包括本地共享存储器265和程序计数器266。计算单元260A-260N可与常量缓存267耦合，该常量缓存267可用于存储常量数据，该常量数据是在GPGPU 270上执行的内核程序或着色器程序的运行期间不会改变的数据。在一个实施例中，常量缓存267是标量数据缓存，并且经缓存的数据可被直接取到标量寄存器262中。

在操作期间，一个或多个CPU 246可将命令写入到GPGPU 270中的寄存器中，或写入到GPGPU 270中的、已经被映射到可访问地址空间中的存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定将如何在GPGPU 270内处理那些命令。随后可使用线程调遣器258来将线程调遣给计算单元260A-260N以执行那些命令。每个计算单元260A-260N可独立于其他计算单元来执行线程。此外，每个计算单元260A-260N可被独立地配置成用于有条件计算，并且可有条件地将计算的结果输出到存储器。当所提交的命令完成时，命令处理器257可中断一个或多个CPU 246。

图12A-图12B图示由本文中描述的实施例提供的附加的图形处理器和计算加速器体系结构的框图。图12A-图12B的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与本文中其他地方描述的方式类似的任何方式进行操作或运行，但不限于此。

图12A是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或可以是与多个处理核心或其他半导体器件集成的图形处理器，其他半导体器件诸如但不限于存储器设备或网络接口。在一些实施例中，图形处理器经由至图形处理器上的寄存器的存储器映射的I/O接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是至本地存储器、一个或多个内部缓存、一个或多个共享的外部缓存和/或至系统存储器的接口。

在一些实施例中，图形处理器300还包括用于将显示输出数据驱动到显示设备318的显示控制器302。显示控制器302包括用于显示器的一个或多个叠加平面以及多层的视频或用户界面元素的合成的硬件。显示设备318可以是内部或外部显示设备。在一个实施例中，显示设备318是头戴式显示设备，诸如，虚拟现实(VR)显示设备或增强现实(AR)显示设备。在一些实施例中，图形处理器300包括用于将媒体编码到一种或多种媒体编码格式，从一种或多种媒体编码格式对媒体解码，或在一种或多种媒体编码格式之间对媒体转码的视频编解码器引擎306，这一种或多种媒体编码格式包括但不限于：移动图片专家组(MovingPicture Experts Group，MPEG)格式(诸如，MPEG-2)、高级视频译码(Advanced VideoCoding，AVC)格式(诸如，H.264/MPEG-4AVC、H.265/HEVC、开放媒体联盟(Alliance forOpen Media，AOMedia)VP8、VP9)、以及电影和电视工程师协会(the Society of MotionPicture&Television Engineers，SMPTE)421M/VC-1、和联合图像专家组(JointPhotographic Experts Group，JPEG)格式(诸如，JPEG、以及运动JPEG(Motion JPEG，MJPEG)格式)。

在一些实施例中，图形处理器300包括块图像传输(block image transfer，BLIT)引擎，用于执行二维(2D)栅格化器操作，包括例如，比特边界块传输。然而，在一个实施例中，使用图形处理引擎(graphics processing engine，GPE)310的一个或多个部件执行2D图形操作。在一些实施例中，GPE 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3D)图形操作和媒体操作。

在一些实施例中，GPE 310包括用于执行3D操作的3D管线312，该3D操作诸如，使用作用于3D基元形状(例如，矩形、三角形等)的处理函数来渲染三维图像和场景。3D管线312包括可编程和固定功能元件，这些可编程和固定功能元件执行元件内的各种任务和/或生成到3D/媒体子系统315的执行线程。虽然3D管线312可用于执行媒体操作，但是GPE 310的实施例还包括媒体管线316，该媒体管线316专门用于执行媒体操作，诸如，视频后处理和图像增强。

在一些实施例中，媒体管线316包括固定功能或可编程逻辑单元，用于代替、或代表视频编解码器引擎306来执行一个或多个专业的媒体操作，诸如，视频解码加速、视频去隔行以及视频编码加速。在一些实施例中，媒体管线316附加地包括线程生成单元，用于生成线程以供在3D/媒体子系统315上执行。所生成的线程在3D/媒体子系统315中所包括的一个或多个图形执行单元上执行用于媒体操作的计算。

在一些实施例中，3D/媒体子系统315包括用于执行由3D管线312和媒体管线316生成的线程的逻辑。在一些实施例中，管线将线程执行请求发送到3D/媒体子系统315，该3D/媒体子系统315包括用于对于对可用的线程执行资源的各种请求进行仲裁和调遣的线程调遣逻辑。执行资源包括用于处理3D线程和媒体线程的图形执行单元的阵列。在一些实施例中，3D/媒体子系统315包括用于线程指令和数据的一个或多个内部缓存。在一些实施例中，子系统还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，其包括寄存器和可寻址存储器。

图12B图示根据本文中描述的实施例的图形处理器320，该图形处理器320具有分片体系结构。在一个实施例中，图形处理器320包括图形处理引擎集群322，该图形处理引擎集群322在图形引擎片310A-310D内具有图12A的图形处理引擎310的多个实例。每个图形引擎片310A-310D可经由片互连的集合323A-323F被互连。每个图形引擎片310A-310D还可经由存储器互连325A-325D被连接到存储器模块或存储器设备326A-326D。存储器设备326A-326D可使用任何图形存储器技术。例如，存储器设备326A-326D可以是图形双倍数据速率(GDDR)存储器。在一个实施例中，存储器设备326A-326D是高带宽存储器(HBM)模块，这些高带宽存储器模块可与其相应的图形引擎片310A-310D一起在管芯上。在一个实施例中，存储器设备326A-326D是可被堆叠在其相应的图形引擎片310A-310D的顶部上的堆叠式存储器设备。在一个实施例中，每个图形引擎片310A-310D和相关联的存储器326A-326D驻留在分开的小芯片上，这些分开的小芯片被接合到基础管芯或基础衬底，如在图20B-图20D中进一步详细地所描述。

图形处理引擎集群322可与芯片上或封装上结构互连324连接。结构互连324可启用图形引擎片310A-310D与诸如视频编解码器306和一个或多个复制引擎304之类的部件之间的通信。复制引擎304可用于将数据移出存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，将数据移入存储器设备326A-326D和在图形处理器320外部的存储器(例如，系统存储器)，并且在存储器设备326A-326D与在图形处理器320外部的存储器(例如，系统存储器)之间移动数据。结构互连324还可以用于互连图形引擎片310A-310D。图形处理器320可任选地包括显示控制器302，用于启用与外部显示设备318的连接。图形处理器还可被配置为图形加速器或计算加速器。在加速器配置中，显示控制器302和显示设备318可被省略。

图形处理器320可经由主机接口328连接到主机系统。主机接口328可启用图形处理器320、系统存储器和/或其他系统部件之间的通信。主机接口328可以是例如PCI快速总线或另一类型的主机系统接口。

图12C图示根据本文中描述的实施例的计算加速器330。计算加速器330可包括与图12B的图形处理器320的体系结构类似性，并且针对计算加速进行优化。计算引擎集群332可包括计算引擎片340A-340D的集合，计算引擎片340A-340D的集合包括针对并行或基于向量的通用计算操作优化的执行逻辑。在一些实施例中，计算引擎片340A-340D不包括固定功能图形处理逻辑，但是在一个实施例中，计算引擎片340A-340D中的一个或多个可包括用于执行媒体加速的逻辑。计算引擎片340A-340D可经由存储器互连325A-325D连接到存储器326A-326D。存储器326A-326D和存储器互连325A-325D可以是与在图形处理器320中类似的技术，或者可以是不同的技术。图形计算引擎片340A-340D还可经由片互连的集合323A-323F被互连，并且可与结构互连324连接和/或通过结构互连324被互连。在一个实施例中，计算加速器330包括可被配置为设备范围的缓存的大型L3缓存336。计算加速器330还能以与图12B的图形处理器320类似的方式经由主机接口328连接到主机处理器和存储器。

图形处理引擎

图13是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(GPE)410是图12A中示出的GPE 310的某个版本，并且还可表示图12B的图形引擎片310A-310D。图13的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与本文中其他地方描述的方式类似的任何方式进行操作或运行，但不限于此。例如，图12A的3D管线312和媒体管线316被图示。媒体管线316在GPE 410的一些实施例中是任选的，并且可以不显式地被包括在GPE 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至GPE 410。

在一些实施例中，GPE 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403将命令流提供给3D管线312和/或媒体管线316。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是系统存储器、或内部缓存存储器和共享缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3D管线312和/或媒体管线316。这些命令是从环形缓冲器取得的指示，该环形缓冲器存储用于3D管线312和媒体管线316的命令。在一个实施例中，环形缓冲器可附加地包括存储批量的多个命令的批量命令缓冲器。用于3D管线312的命令还可包括对存储在存储器中的数据的引用，这些数据诸如但不限于用于3D管线312的顶点数据和几何数据和/或用于媒体管线316的图像数据和存储器对象。3D管线312和媒体管线316通过经由相应的管线内的逻辑执行操作或者通过将一个或多个执行线程调遣至图形核心阵列414来处理命令和数据。在一个实施例中，图形核心阵列414包括一个或多个图形核心块(例如，(一个或多个)图形核心415A、(一个或多个)图形核心415B)，每个块包括一个或多个图形核心。每个图形核心包括图形执行资源的集合，该图形执行资源的集合包括：用于执行图形操作和计算操作的通用和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。

在各实施例中，3D管线312可包括用于通过处理指令并将执行线程调遣给图形核心阵列414来处理一个或多个着色器程序的固定功能和可编程逻辑，该一个或多个着色器程序诸如，顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核心阵列414提供统一的执行资源块，以供在处理这些着色器程序时使用。图形核心阵列414的(一个或多个)图形核心415A-415B内的多功能执行逻辑(例如，执行单元)包括对各种3D API着色器语言的支持，并且可执行与多个着色器相关联的多个同步执行线程。

在一些实施例中，图形核心阵列414包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，图形执行单元还包括可编程以执行并行的通用计算操作的通用逻辑。通用逻辑可并行地或结合图10的(一个或多个)处理器核心107或如图11A中的核心202A-202N内的通用逻辑来执行处理操作。

由在图形核心阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(unified return buffer，URB)418中的存储器。URB 418可存储用于多个线程的数据。在一些实施例中，URB 418可用于在图形核心阵列414上执行的不同线程之间发送数据。在一些实施例中，URB 418可附加地用于在图形核心阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。

在一些实施例中，图形核心阵列414是可缩放的，使得阵列包括可变数量的图形核心，每个图形核心都具有基于GPE 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态地可缩放的，使得执行资源可根据需要被启用或禁用。

图形核心阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核心阵列中的图形核心之间被共享的多个资源。共享功能逻辑420内的共享功能是将专业的补充功能提供给图形核心阵列414的硬件逻辑单元。在各实施例中，共享功能逻辑420包括但不限于采样器421逻辑、数学422逻辑和线程间通信(inter-thread communication，ITC)423逻辑。此外，一些实施例实现共享功能逻辑420内的一个或多个缓存425。

至少在其中对于给定的专业功能的需求不足以包括在图形核心阵列414内的情况下实现共享功能。相反，那个专业功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核心阵列414内的执行资源之间被共享。在图形核心阵列414之间被共享并被包括在图形核心阵列414内的确切的功能集因实施例而异。在一些实施例中，共享功能逻辑420内的由图形核心阵列414广泛使用的特定共享功能可被包括在图形核心阵列414内的共享功能逻辑416内。在各个实施例中，图形核心阵列414内的共享功能逻辑416可包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核心阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除以有利于图形核心阵列414内的共享功能逻辑416。

执行单元

图14A-图14B图示根据本文中所描述的实施例的线程执行逻辑500，该线程执行逻辑500包括在图形处理器核心中采用的处理元件的阵列。图14A-图14B的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与本文中其他地方描述的方式类似的任何方式进行操作或运行，但不限于此。图14A-图14B图示线程执行逻辑500的概览，该线程执行逻辑500可以表示由图11B的每个子核心221A-221F图示的硬件逻辑。图14A表示通用图形处理器内的执行单元，而图14B表示可在计算加速器内被使用的执行单元。

如在图14A中所图示，在一些实施例中，线程执行逻辑500包括着色器处理器502、线程调遣器504、指令缓存506、包括多个执行单元508A-508N的可缩放执行单元阵列、采样器510、共享本地存储器511、数据缓存512、以及数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求启用或禁用一个或多个执行单元(例如，执行单元508A、508B、508C、508D，一直到508N-1和508N中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，该互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑500包括通过指令缓存506、数据端口514、采样器510、以及执行单元508A-508N中的一个或多个到存储器(诸如，系统存储器或缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，508A)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立式可编程通用计算单元。在各实施例中，执行单元508A-508N的阵列是可缩放的以包括任何数量的单独执行单元。

在一些实施例中，执行单元508A-508N主要用于执行着色器程序。着色器处理器502可处理各种着色器程序，并且可经由线程调遣器504来调遣与着色器程序相关联的执行线程。在一个实施例中，线程调遣器包括用于对来自图形管线和媒体管线的线程发起请求进行仲裁并在执行单元508A-508N中的一个或多个执行单元上实例化所请求的线程的逻辑。例如，几何管线可将顶点着色器、曲面细分着色器或几何着色器调遣给线程执行逻辑以用于处理。在一些实施例中，线程调遣器504还可处理来自执行的着色器程序的运行时线程生成请求。

在一些实施例中，执行单元508A-508N支持包括对许多标准3D图形着色器指令的原生支持的指令集，使得以最小的转换执行来自图形库(例如，Direct 3D和OpenGL)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元508A-508N中的每个执行单元都能够进行多发出单指令多数据(single instructionmultipledata，SIMD)执行，并且多线程操作在面对较高等待时间的存储器访问时启用高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关联的独立线程状态。对于能够进行整数操作、单精度浮点操作和双精度浮点操作、能够具有SIMD分支能力、能够进行逻辑操作、能够进行超越操作和能够进行其他混杂操作的管线，执行是针对每个时钟多发出的。在等待来自存储器或共享功能中的一个共享功能的数据时，执行单元508A-508N内的依赖性逻辑使等待的线程休眠，直到所请求的数据已被返回。当等待的线程正在休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行针对像素着色器、片段着色器或包括不同顶点着色器的另一类型的着色器程序的操作。各实施例可应用以使用利用单指令多线程(Single InstructionMultiple Thread，SIMT)的执行，作为对SIMD的使用的替代，或作为对SIMD的使用的附加。对SIMD核心或操作的引用也可应用于SIMT，或应用于SIMD与SIMT的组合。

执行单元508A-508N中的每个执行单元对数据元素的阵列进行操作。数据元素的数量是“执行大小”、或用于指令的通道的数量。执行通道是用于指令内的数据元素访问、掩码、和流控制的执行的逻辑单元。通道的数量可独立于用于特定图形处理器的物理算术逻辑单元(Arithmetic Logic Unit,ALU)或浮点单元(Floating Point Unit，FPU)的数量。在一些实施例中，执行单元508A-508N支持整数和浮点数据类型。

执行单元指令集包括SIMD指令。各种数据元素可以作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当对256比特宽的向量进行操作时，向量的256比特被存储在寄存器中，并且执行单元将向量操作为四个单独的54比特紧缩数据元素(四字(Quad-Word，QW)大小数据元素)、八个单独的32比特紧缩数据元素(双字(Double Word，DW)大小数据元素)、十六个单独的16比特紧缩数据元素(字(Word，W)大小数据元素)、或三十二个单独的8比特数据元素(字节(byte，B)大小数据元素)。然而，不同的向量宽度和寄存器大小是可能的。

在一个实施例中，可以将一个或多个执行单元组合到融合执行单元509A-509N中，该融合执行单元509A-509N具有对于融合EU而言共同的线程控制逻辑(507A-507N)。可以将多个EU融合到EU组中。融合的EU组中的每个EU可以被配置成用于执行单独的SIMD硬件线程。融合的EU组中的EU的数量可以根据实施例而有所不同。此外，可以逐EU地执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。每个融合图形执行单元509A-509N包括至少两个执行单元。例如，融合执行单元509A包括第一EU 508A、第二EU 508B、以及对于第一EU507A和第二EU 508B而言共同的线程控制逻辑507A。线程控制逻辑507A控制在融合图形执行单元509A上执行的线程，从而允许融合执行单元509A-509N内的每个EU使用共同的指令指针寄存器来执行。

一个或多个内部指令缓存(例如，506)被包括在线程执行逻辑500中，以对用于执行单元的线程指令进行缓存。在一些实施例中，一个或多个数据缓存(例如，512)被包括，以在线程执行期间对线程数据进行缓存。在执行逻辑500上执行的线程还可将被显式地管理的数据存储在共享本地存储器511中。在一些实施例中，采样器510被包括以为3D操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器510包括专业的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程期间处理纹理数据或媒体数据。

在执行期间，图形管线和媒体管线经由线程生成和调遣逻辑将线程发起请求发送到线程执行逻辑500。一旦几何对象的组已经被处理并被栅格化为像素数据，着色器处理器502内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)就被调用以进一步计算输出信息，并且使得结果被写入到输出表面(例如，颜色缓冲器、深度缓冲器、模版印刷缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，各顶点属性的值将跨经栅格化的对象而被插值。在一些实施例中，着色器处理器502内的像素处理器逻辑随后执行应用编程接口(application programming interface，API)供应的像素着色器程序或片段着色器程序。为了执行着色器程序，着色器处理器502经由线程调遣器504将线程调遣给执行单元(例如，508A)。在一些实施例中，着色器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理图中的纹理数据。对纹理数据和输入几何数据的算术操作计算针对每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。

在一些实施例中，数据端口514提供存储器访问机制，供线程执行逻辑500将经处理的数据输出至存储器以便在图形处理器输出管线上进一步处理。在一些实施例中，数据端口514包括或耦合至一个或多个缓存存储器(例如，数据缓存512)，以便对数据进行缓存供经由数据端口进行存储器访问。

在一个实施例中，执行逻辑500还可包括可提供光线追踪加速功能的光线追踪器505。光线追踪器505可支持光线追踪指令集，该光线追踪指令集包括用于光线生成的指令/函数。光线追踪指令集可与由图11C中的光线追踪核心245支持的光线追踪指令集类似或不同。

图14B图示根据实施例的执行单元508的示例性内部细节。图形执行单元508可以包括指令取得单元537、通用寄存器堆阵列(general register file，GRF)524、体系结构寄存器堆阵列(architectural register file，ARF)526、线程仲裁器522、发送单元530、分支单元532、SIMD浮点单元(floating point unit，FPU)的集合534、以及在一个实施例中的专用整数SIMD ALU的集合535。GRF 524和ARF 526包括与可在图形执行单元508中活跃的每个同步硬件线程相关联的通用寄存器堆和体系结构寄存器堆的集合。在一个实施例中，每线程体系结构状态被维持在ARF 526中，而在线程执行期间使用的数据被存储在GRF 524中。每个线程的执行状态，包括用于每个线程的指令指针，可以被保存在ARF 526中的线程特定寄存器中。

在一个实施例中，图形执行单元508具有作为同步多线程(Simultaneous Multi-Threading，SMT)与细粒度交织多线程(Interleaved Multi-Threading，IMT)的组合的体系结构。该体系结构具有模块化配置，该模块化配置可以基于同步线程的目标数量和每个执行单元的寄存器的数量而在设计时进行微调，其中跨用于执行多个同步线程的逻辑来划分执行单元资源。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。

在一个实施例中，图形执行单元508可协同发出多个指令，这些指令可以各自是不同的指令。图形执行单元508的线程仲裁器522可以将指令调遣到发送单元530、分支单元532或(一个或多个)SIMD FPU 534中的一个以供执行。每个执行线程可访问GRF 524内的128个通用寄存器，其中，每个寄存器可存储可作为具有32字节数据元素的SIMD 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程具有对GRF 524内的4个千字节的访问权，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区为可独立地执行计算操作的七个硬件线程，但是每个执行单元的线程数量也可根据实施例而有所不同。例如，在一个实施例中，支持最多16个硬件线程。在其中七个线程可以访问4个千字节的实施例中，GRF 524可以存储总共28个千字节。在16个线程可访问4个千字节的情况下，GRF 524可存储总共64个千字节。灵活的寻址模式可准许对寄存器一起进行寻址，从而有效地建立更宽的寄存器或者表示跨步式矩形块数据结构。

在一个实施例中，经由由消息传递发送单元530执行的“发送”指令来调遣存储器操作、采样器操作以及其他较长等待时间的系统通信。在一个实施例中，分支指令被调遣给专用分支单元532，以促进SIMD分散和最终的汇聚。

在一个实施例中，图形执行单元508包括用于执行浮点操作的一个或多个SIMD浮点单元((一个或多个)FPU)534。在一个实施例中，(一个或多个)FPU 534还支持整数计算。在一个实施例中，(一个或多个)FPU 534可以SIMD执行最多M个32比特浮点(或整数)操作，或者SIMD执行最多2M个16比特整数或16比特浮点操作。在一个实施例中，(一个或多个)FPU中的至少一个提供支持高吞吐量超越数学函数和双精度64比特浮点的扩展数学能力。在一些实施例中，8比特整数SIMD ALU的集合535也存在，并且可专门优化成执行与机器学习计算相关联的操作。

在一个实施例中，图形执行单元508的多个实例的阵列可在图形子核心分组(例如，子切片)中被实例化。为了可缩放性，产品架构师可以选择每子核心分组的执行单元的确切数量。在一个实施例中，执行单元508可以跨多个执行通道来执行指令。在进一步的实施例中，在不同通道上执行在图形执行单元508上执行的每个线程。

图15图示根据实施例的附加的执行单元600。执行单元600可以是用于在例如图12C中的计算引擎片340A-340D中使用的计算优化的执行单元，但不限于此。执行单元600的变体也可在图12B中的图形引擎片310A-310D中被使用。在一个实施例中，执行单元600包括线程控制单元601、线程状态单元602、指令取得/预取单元603、以及指令解码单元604。执行单元600附加地包括寄存器堆606，该寄存器堆606存储可被指派给执行单元内的硬件线程的寄存器。执行单元600附加地包括发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608能以与图14B的图形执行单元508的发送单元530和分支单元532类似的方式操作。

执行单元600还包括计算单元610，该计算单元610包括多个不同类型的功能单元。在一个实施例中，计算单元610包括ALU单元611，该ALU单元611包括算术逻辑单元的阵列。ALU单元611可被配置成执行64比特、32比特和16比特的整数和浮点操作。可同时执行整数和浮点操作。计算单元610还可包括脉动阵列612和数学单元613。脉动阵列612包括数据处理单元的宽W且深D的网络，其可用于以脉动方式执行向量或其他数据并行操作。在一个实施例中，脉动阵列612可被配置成执行矩阵操作，诸如，矩阵点积操作。在一个实施例中，脉动阵列612支持16比特浮点操作以及8比特和4比特整数操作。在一个实施例中，脉动阵列612可被配置成加速机器学习操作。在此类实施例中，脉动阵列612可被配置有对bfloat 16比特浮点格式的支持。在一个实施例中，数学单元613可被包括以便以高效的且比ALU单元611更低功率的方式执行数学操作的特定子集。数学单元613可包括可在由其他实施例提供的图形处理引擎的共享功能逻辑中发现的数学逻辑(例如，图13中的共享功能逻辑420的数学逻辑422)的变体。在一个实施例中，数学单元613可被配置成执行32比特和64比特浮点操作。

线程控制单元601包括用于控制执行单元内的线程的执行的逻辑。线程控制单元601可包括线程仲裁逻辑，该线程仲裁逻辑用于启动、停止以及抢占执行单元600内线程的执行。线程状态单元602可用于存储用于被指派以在执行单元600上执行的线程的线程状态。将线程状态存储在执行单元600内使得能够在线程变得被阻塞或空闲时快速抢占那些线程。指令取得/预取单元603可从较高级别执行逻辑的指令缓存(例如，如图14A中的指令缓存506)取得指令。指令取得/预取单元603还可基于对当前执行线程的分析来发出对要被加载到指令缓存中的指令的预取请求。指令解码单元604可用于对要由计算单元执行的指令进行解码。在一个实施例中，指令解码单元604可被用作次级解码器以将复杂指令解码为组成的微操作。

执行单元600附加地包括寄存器堆606，该寄存器堆606可由在执行单元600上执行的硬件线程使用。寄存器堆606中的寄存器可跨用于执行执行单元600的计算单元610内的多个同步线程的逻辑而被划分。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。基于所支持的硬件线程的数量，寄存器堆606的大小可跨实施例而有所不同。在一个实施例中，可使用寄存器重命名来动态地将寄存器分配给硬件线程。

图16是根据一些实施例的图示图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有按照多种格式的指令的指令集。实线框图示通常被包括在执行单元指令中的组成部分，而虚线包括任选的或仅被包括在指令的子集中的组成部分。在一些实施例中，所描述和图示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与产生自一旦指令被处理就进行的指令解码的微操作相反。

在一些实施例中，图形处理器执行单元原生地支持128比特指令格式710的指令。基于所选择的指令、指令选项和操作对象数量，64比特紧凑指令格式730可用于一些指令。原生的128比特指令格式710提供对所有指令选项的访问，而一些选项和操作在64比特格式730中受限。64比特格式730中可用的原生指令因实施例而异。在一些实施例中，使用索引字段713中的索引值的集合将指令部分地压缩。执行单元硬件基于索引值来引用压缩表的集合，并使用压缩表输出来重构128比特指令格式710的原生指令。可以使用其他大小和格式的指令。

针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作对象的多个数据元素并行地执行每个指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜色通道执行同步加法操作。默认地，执行单元跨操作对象的所有数据通道执行每个指令。在一些实施例中，指令控制字段714启用对某些执行选项(诸如，通道选择(例如，谓词(predication))和数据通道顺序(例如，拌和(swizzle)))的控制。针对128比特指令格式710的指令，执行大小字段716限制将被并行地执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64比特紧凑指令格式730。

一些执行单元指令具有最多三个操作对象，包括两个源操作对象src0720、src1722以及一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中目的地中的一个是隐式的。数据操纵指令可具有第三源操作对象(例如，SRC2 724)，其中指令操作码712确定源操作对象的数量。指令的最后一个源操作对象可以是与指令一起被传递的立即数(例如，硬编码的)值。

在一些实施例中，128比特指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726例如指定使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，由指令中的比特直接提供一个或多个操作对象的寄存器地址。

在一些实施例中，128比特指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作对象的访问对齐。例如，当处于第一模式时，指令可将字节对齐的寻址用于源操作对象和目的地操作对象，并且当处于第二模式时，指令可将16字节对齐的寻址用于所有的源操作对象和目的地操作对象。

在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的比特直接提供一个或多个操作对象的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作对象的寄存器地址。

在一些实施例中，基于操作码712比特字段对指令进行分组从而简化操作码解码740。针对8比特的操作码，比特4、比特5、和比特6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑操作码组742共享五个最高有效的比特(most significant bit，MSB)，其中，移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括0010xxxxb(例如，0x20)形式的指令。混杂指令组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括0100xxxxb(例如，0x40)形式的逐分量的算术指令(例如，加、乘(mul))。并行数学组748跨数据通道并行地执行算术操作。向量数学组750包括0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。向量数学组对向量操作对象执行算术，诸如，点积计算。在一个实施例中，所图示的操作码解码740可用于确定执行单元的哪个部分将用于执行经解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。其他指令(诸如，光线追踪指令(未示出))可被路由至执行逻辑的切片或分区内的光线追踪核心或光线追踪逻辑。

图形管线

图17是图形处理器800的另一实施例的框图。图17的具有与本文中的任何其他附图的元件相同的附图标记(或名称)的元件能以与本文中其他地方描述的方式类似的任何方式进行操作或运行，但不限于此。

在一些实施例中，图形处理器800包括几何管线820、媒体管线830、显示引擎840、线程执行逻辑850以及渲染输出管线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核心的多核心处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入或者经由通过环形互连802发出至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件(诸如，其他图形处理器或通用处理器)。由命令流转化器803解释来自环形互连802的命令，该命令流转化器803将指令供应至几何管线820或媒体管线830的各个部件。

在一些实施例中，命令流转化器803引导顶点取得器805的操作，该顶点取得器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点取得器805将顶点数据提供给顶点着色器807，该顶点着色器807对每一个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点取得器805和顶点着色器807通过经由线程调遣器831将执行线程调遣给执行单元852A-852B来执行顶点处理指令。

在一些实施例中，执行单元852A-852B是具有用于执行图形操作和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852A-852B可具有专用于每个阵列或在阵列之间被共享的所附接的L1缓存851。缓存可以被配置为数据缓存、指令缓存、或被分区为在不同分区中包含数据和指令的单个缓存。

在一些实施例中，几何管线820包括用于执行3D对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的指示下进行操作，并且包含用于基于粗糙的几何模型来生成详细的几何对象集合的专用逻辑，该粗糙的几何模型作为输入被提供给几何管线820。在一些实施例中，如果不使用曲面细分，则可以绕过曲面细分部件(例如，外壳着色器811、曲面细分器813和域着色器817)。

在一些实施例中，完整的几何对象可由几何着色器819经由被调遣给执行单元852A-852B的一个或多个线程来处理，或者可以直接行进至裁剪器829。在一些实施例中，几何着色器对整个几何对象操作，而不是像在图形管线的先前的阶段中那样对顶点或顶点的补片进行操作。如果曲面细分被禁用，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819是可由几何着色器程序编程的，以便在曲面细分单元被禁用的情况下执行几何曲面细分。

在栅格化之前，裁剪器829处理顶点数据。裁剪器829可以是固定功能裁剪器或具有裁剪和几何着色器功能的可编程裁剪器。在一些实施例中，渲染输出管线870中的栅格化器和深度测试部件873调遣像素着色器以将几何对象转换为逐像素表示。在一些实施例中，像素着色器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试部件873，并且经由流出单元823访问未栅格化的顶点数据。

图形处理器800具有互连总线、互连结构、或允许数据和消息在处理器的主要部件之间传递的某个其他互连机制。在一些实施例中，执行单元852A-852B和相关联的逻辑单元(例如，L1缓存851、采样器854、纹理缓存858等)经由数据端口856进行互连，以执行存储器访问并且与处理器的渲染输出管线部件进行通信。在一些实施例中，采样器854、缓存851、858和执行单元852A-852B各自具有单独的存储器访问路径。在一个实施例中，纹理缓存858也可被配置为采样器缓存。

在一些实施例中，渲染输出管线870包含栅格化器和深度测试部件873，该栅格化器和深度测试部件873将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩码器单元。在一些实施例中，相关联的渲染缓存878和深度缓存879也是可用的。像素操作部件877对数据执行基于像素的操作，但是在一些实例中，与2D操作相关联的像素操作(例如，利用混合的比特块图像传输)由2D引擎841执行，或者在显示时由显示控制器843使用叠加显示平面来代替。在一些实施例中，共享的L3缓存875可用于所有的图形部件，从而允许在不使用主系统存储器的情况下共享数据。

在一些实施例中，图形处理器媒体管线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收管线命令。在一些实施例中，媒体管线830包括单独的命令流转化器。在一些实施例中，视频前端834在将媒体命令发送到媒体引擎837之前处理该媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程调遣器831调遣给线程执行逻辑850的线程生成功能。

在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，该显示引擎840在处理器800外部，并且可经由环形互连802、或某个其他互连总线或结构来与图形处理器耦合。在一些实施例中，显示引擎840包括2D引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3D管线进行操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是如在膝上型电脑中的系统集成的显示设备或经由显示设备连接器而附连的外部显示设备。

在一些实施例中，几何管线820和媒体管线830可配置成用于基于多个图形和媒体编程接口来执行操作，并且不专用于任何一个应用编程接口(API)。在一些实施例中，用于图形处理器的驱动器软件将专用于特定图形或媒体库的API调用转换为可由图形处理器处理的命令。在一些实施例中，为全部来自Khronos Group的开放图形库(Open GraphicsLibrary，OpenGL)、开放计算语言(Open Computing Language，OpenCL)和/或Vulkan图形和计算API提供支持。在一些实施例中，也可以为来自微软公司的Direct3D库提供支持。在一些实施例中，可支持这些库的组合。还可以为开源计算机视觉库(Open Source ComputerVision Library，OpenCV)提供支持。如果可进行从未来API的管线到图形处理器的管线的映射，则具有兼容3D管线的未来API也将受到支持。

图形管线编程

图18A是图示根据一些实施例的图形处理器命令格式900的框图。图18B是图示根据实施例的图形处理器命令序列910的框图。图18A中的实线框图示一般被包括在图形命令中的组成部分，而虚线包括任选的或仅被包括在图形命令的子集中的组成部分。图18A的示例性图形处理器命令格式900包括用于标识客户端902、命令操作代码(操作码)904和用于该命令的数据906的数据字段。子操作码905和命令大小908也被包括在一些命令中。

在一些实施例中，客户端902指定图形设备的、处理命令数据的客户端单元。在一些实施例中，图形处理器命令解析器检查每一个命令的客户端字段以调整对命令的进一步的处理，并且将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2D单元、3D单元和媒体单元。每个客户端单元具有处理命令的对应的处理管线。一旦由客户端单元接收到命令，客户端单元就读取操作码904以及子操作码905(如果存在)以确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。针对一些命令，预期显式的命令大小908指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，命令经由双字的倍数被对齐。可使用其他命令格式。

图18B中的流程图示示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的某个版本来建立、执行并终止图形操作的集合。仅出于示例目的示出并描述样本命令序列，因为实施例不限于这些特定的命令或该命令序列。此外，命令可以作为批量的命令在命令序列中被发出，使得图形处理器将以至少部分地并发的方式处理命令序列。

在一些实施例中，图形处理器命令序列910能以管线转储清除命令912开始，以使任何活跃的图形管线完成用于管线的当前未决的命令。在一些实施例中，3D管线922和媒体管线924不并发地操作。执行管线转储清除以使活跃的图形管线完成任何未决命令。响应于管线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘画引擎完成未决操作并且相关的读缓存被无效。任选地，渲染缓存中被标记为“脏”的任何数据可以被转储清除到存储器。在一些实施例中，管线转储清除命令912可用于管线同步，或可在将图形处理器置于低功率状态之前被使用。

在一些实施例中，当命令序列需要图形处理器在管线之间显式地切换时，使用管线选择命令913。在一些实施例中，在发出管线命令之前在执行上下文中仅需要一次管线选择命令913，除非上下文是发出针对这两条管线的命令。在一些实施例中，紧接在经由管线选择命令913进行的管线切换之前需要管线转储清除命令912。

在一些实施例中，管线控制命令914配置用于操作的图形管线，并且用于对3D管线922和媒体管线924进行编程。在一些实施例中，管线控制命令914为活跃的管线配置管线状态。在一个实施例中，管线控制命令914用于管线同步，并且用于在处理批量的命令之前清除来自活跃管线内的一个或多个缓存存储器的数据。

在一些实施例中，返回缓冲器状态命令916用于将用于相应管线的返回缓冲器的集合配置成用于写入数据。一些管线操作需要对一个或多个返回缓冲器的分配、选择或配置，在处理期间操作将中间数据写入这一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以存储输出数据并执行跨线程通信。在一些实施例中，返回缓冲器状态命令916包括选择要用于管线操作的集合的返回缓冲器的大小和数量。

命令序列中的其余命令基于用于操作的活跃管线而不同。基于管线判定920，命令序列被定制成用于以3D管线状态930开始的3D管线922、或者在媒体管线状态940处开始的媒体管线924。

用于配置3D管线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及将在处理3D基元命令之前配置的其他状态变量的3D状态设置命令。这些命令的值至少部分地基于使用中的特定3D API来确定。在一些实施例中，3D管线状态930命令也能够在将不会使用某些管线元件的情况下选择性地禁用或绕过那些元件。

在一些实施例中，3D基元932命令用于提交要由3D管线处理的3D基元。经由3D基元932命令传递给图形处理器的命令和相关联的参数被转发到图形管线中的顶点取得功能。顶点取得功能使用3D基元932命令数据来生成顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3D基元932命令用于经由顶点着色器对3D基元执行顶点操作。为了处理顶点着色器，3D管线922将着色器执行线程调遣给图形处理器执行单元。

在一些实施例中，3D管线922经由执行934命令或事件来触发。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去往(go)”或“踢除(kick)”命令来触发执行。在一些实施例中，命令执行使用管线同步命令以通过图形管线对命令序列转储清除来触发。3D管线将执行针对3D基元的几何处理。一旦操作完成，就对所得到的几何对象进行栅格化，并且像素引擎对所得到的像素进行着色。对于那些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。

在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体管线924路径。一般而言，针对媒体管线924进行编程的特定用途和方式取决于要执行的媒体或计算操作。在媒体解码期间，特定的媒体解码操作可被迁移到媒体管线。在一些实施例中，也可绕过媒体管线，并且可使用由一个或多个通用处理核心提供的资源完全地或部分地执行媒体解码。在一个实施例中，媒体管线还包括用于通用图形处理器单元(GPGPU)操作的元件，其中，图形处理器用于使用计算着色器程序来执行SIMD向量操作，这些计算着色器程序并不显式地与图形基元的渲染相关。

在一些实施例中，以与3D管线922类似的方式来配置媒体管线924。用于配置媒体管线状态940的命令的集合在媒体对象命令942之前被调遣或被放置到命令序列中。在一些实施例中，用于媒体管线状态940的命令包括用于配置将被用于处理媒体对象的媒体管线元件的数据。这包括用于在媒体管线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体管线状态940的命令还支持使用指向包含批量的状态设置的“间接”状态元素的一个或多个指针。

在一些实施例中，媒体对象命令942供应指向用于由媒体管线处理的媒体对象的指针。媒体对象包括存储器缓冲器，该存储器缓冲器包含要处理的视频数据。在一些实施例中，在发出媒体对象命令942之前，所有的媒体管线状态必须是有效的。一旦管线状态被配置并且媒体对象命令942被排队，就经由执行命令944或等效的执行事件(例如，寄存器写入)来触发媒体管线924。随后可通过由3D管线922或媒体管线924提供的操作对来自媒体管线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行GPGPU操作。

图形软件体系结构

图19图示根据一些实施例的用于数据处理系统1000的示例性图形软件体系结构。在一些实施例中，软件体系结构包括3D图形应用1010、操作系统1020以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核心1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。

在一些实施例中，3D图形应用1010包含一个或多个着色器程序，该一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如，Direct3D的高级着色器语言(High-Level Shader Language，HLSL)、OpenGL着色器语言(OpenGLShader Language，GLSL)，等等。应用还包括采用适于由通用处理器核心1034执行的机器语言的可执行指令1014。应用还包括由顶点数据限定的图形对象1016。

在一些实施例中，操作系统1020是来自微软公司的操作系统、专属的类UNIX操作系统或使用Linux内核的变体的开放源类UNIX操作系统。操作系统1020可支持图形API 1022，诸如，Direct3D API、OpenGL API或Vulkan API。当Direct3D API在使用中时，操作系统1020使用前端着色器编译器1024以将采用HLSL的任何着色器指令1012编译成较低级的着色器语言。编译可以是即时(just-in-time，JIT)编译或者应用可执行着色器预编译。在一些实施例中，在3D图形应用1010的编译期间，高级着色器被编译为低级着色器。在一些实施例中，着色器指令1012以中间形式提供，该中间形式诸如，由Vulkan API使用的标准便携式中间表示(Standard Portable Intermediate Representation，SPIR)的某个版本。

在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027以将着色器指令1012编译为硬件特定表示。当OpenGL API在使用中时，将采用GLSL高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以调遣命令和指令。

IP核心实现方式

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可使机器制造用于执行本文所描述的技术的逻辑。此类表示(被称为“IP核心”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为描述集成电路的组织的硬件模型而被存储在有形的、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各客户或制造设施。可以制造集成电路，使得电路执行与本文中描述的实施例中的任一实施例相关联地描述的操作。

图20A是图示根据实施例的可用于制造集成电路以执行操作的IP核心开发系统1100的框图。IP核心开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，SOC集成电路)的模块化、可重复使用的设计。设计设施1130可生成采用高级编程语言(例如，C/C++)的IP核心设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证IP核心的行为。仿真模型1112可包括功能仿真、行为仿真和/或时序仿真。随后可从仿真模型1112创建或合成寄存器传输级(register transfer level，RTL)设计1115。RTL设计1115是对硬件寄存器之间的数字信号的流进行建模的集成电路(包括使用建模的数字信号来执行的相关联的逻辑)的行为的抽象。除了RTL设计1115之外，还可创建、设计或合成逻辑级或晶体管级的较低级别设计。由此，初始设计和仿真的特定细节可有所不同。

可由设计设施进一步将RTL设计1115或等效方案合成到硬件模型1120中，该硬件模型1120可以采用硬件描述语言(hardware description language，HDL)或物理设计数据的某种其他表示。可以进一步仿真或测试HDL以验证IP核心设计。可使用非易失性存储器1140(例如，硬盘、闪存或任何非易失性存储介质)来存储IP核心设计以用于递送至第三方制造设施1165。替代地，可通过有线连接1150或无线连接1160(例如，经由互联网)来传送IP核心设计。制造设施1165随后可制造至少部分地基于IP核心设计的集成电路。所制造的集成电路可被配置成用于执行根据本文中描述的至少一个实施例的操作。

图20B图示根据本文中所描述的一些实施例的集成电路封装组件1170的截面侧视图。集成电路封装组件1170图示如本文中所描述的一个或多个处理器或加速器设备的实现方式。封装组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可至少部分地在可配置逻辑或固定功能逻辑硬件中实现，并且可包括本文中描述的(一个或多个)处理器核心、(一个或多个)图形处理器或其他加速器设备中的任一者的一个或多个部分。每个逻辑单元1172、1174可在半导体管芯内实现，并且经由互连组织1173与衬底1180耦合。互连组织1173可被配置成用于在逻辑1172、1174与衬底1180之间路由电信号，并且可包括互连，该互连诸如但不限于凸块或支柱。在一些实施例中，互连组织1173可被配置成路由电信号，诸如例如，与逻辑1172、1174的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1170可经由封装互连1183连接到其他电气设备。封装互连1183可耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。

在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，该桥接器1182被配置成用于在逻辑1172与逻辑1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连组织。桥接器1182可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上，以提供逻辑1172与逻辑1174之间的芯片到芯片连接。

尽管图示了两个逻辑单元1172、1174和桥接器1182，但是本文中所描述的实施例可包括在一个或多个管芯上的更多或更少的逻辑单元。这一个或多个管芯可以由零个或更多个桥接器连接，因为当逻辑被包括在单个管芯上时，可以排除桥接器1182。替代地，多个管芯或逻辑单元可以由一个或多个桥接器连接。此外，多个逻辑单元、管芯和桥接器可按其他可能的配置(包括三维配置)被连接在一起。

图20C图示封装组件1190，该封装组件1190包括连接到衬底1180(例如，基础管芯)的多个单元的硬件逻辑小芯片。如本文中所描述的图形处理单元、并行处理器和/或计算加速器可由分开制造的各种硅小芯片组成。在该上下文中，小芯片是至少部分地被封装的集成电路，该至少部分地被封装的集成电路包括能够与其他小芯片一起被组装到更大的封装中的不同的逻辑单元。具有不同IP核心逻辑的各种集合的小芯片可被组装到单个设备中。此外，小芯片可使用有源中介层技术而被集成到基础管芯或基础小芯片中。本文中描述的概念启用GPU内的不同形式的IP之间的互连和通信。IP核心可使用不同的工艺技术来制造并在制造期间被构成，这避免了尤其是对于具有若干风格的IP的大型SoC的将多个IP汇聚到同一制造工艺的复杂性。允许使用多种工艺技术改善了上市时间，并提供具有成本效益的方法来创建多个产品SKU。此外，分解的IP更易修改以被独立地功率门控，对于给定工作负载不在使用中的部件可被关断，从而降低总功耗。

硬件逻辑小芯片可包括专用硬件逻辑小芯片1172、逻辑或I/O小芯片1174和/或存储器小芯片1175。硬件逻辑小芯片1172以及逻辑或I/O小芯片1174可以至少部分地在可配置逻辑或固定功能逻辑硬件中实现，并且可包括本文中描述的(一个或多个)处理器核心、(一个或多个)图形处理器、并行处理器或其他加速器设备中的任一个的一个或多个部分。存储器小芯片1175可以是DRAM(例如，GDDR、HBM)存储器或缓存(SRAM)存储器。

每个小芯片可被制造为单独的半导体管芯，并且可经由互连组织1173与衬底1180耦合。互连组织1173可被配置成用于在衬底1180内的各种小芯片与逻辑之间路由电信号。互连组织1173可包括互连，诸如但不限于凸块或支柱。在一些实施例中，互连组织1173可被配置成用于路由电信号，诸如例如，与逻辑、I/O和存储器小芯片的操作相关联的输入/输出(I/O)信号和/或功率或接地信号。

在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1190可经由封装互连1183连接到其他电气设备。封装互连1183可耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如，主板、其他芯片组或多芯片模块。

在一些实施例中，逻辑或I/O小芯片1174和存储器小芯片1175可经由桥接器1187被电耦合，该桥接器1187被配置成用于在逻辑或I/O小芯片1174与存储器小芯片1175之间路由电信号。桥接器1187可以是为电信号提供路由的密集互连组织。桥接器1187可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑或I/O小芯片1174与存储器小芯片1175之间的芯片到芯片连接。桥接器1187还可被称为硅桥接器或互连桥接器。例如，在一些实施例中，桥接器1187是嵌入式多管芯互连桥接器(Embedded Multi-die Interconnect Bridge，EMIB)。在一些实施例中，桥接器1187可简单地是从一个小芯片到另一小芯片的直接连接。

衬底1180可包括用于I/O 1191、缓存存储器1192和其他硬件逻辑1193的硬件部件。结构1185可被嵌入在衬底1180中以启用衬底1180内的各种逻辑小芯片与逻辑1191、1193之间的通信。在一个实施例中，I/O 1191、结构1185、缓存、桥接器和其他硬件逻辑1193可被集成到层叠在衬底1180的顶部上的基础管芯中。

在各实施例中，封装组件1190可包括由结构1185或一个或多个桥接器1187互连的更少或更多数量的部件和小芯片。封装组件1190内的小芯片能以3D布置或2.5D布置来布置。一般而言，桥接器组织1187可用于促进例如逻辑或I/O小芯片与存储器小芯片之间的点到点互连。结构1185可用于将各种逻辑和/或I/O小芯片(例如，小芯片1172、1174、1191、1193)与其他逻辑和/或I/O小芯片互连。在一个实施例中，衬底内的缓存存储器1192可充当用于封装组件1190的全局缓存，充当分布式全局缓存的部分，或充当用于结构1185的专用缓存。

图20D图示根据实施例的包括可互换小芯片1195的封装组件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化插槽中。基础小芯片1196、1198可经由桥接器互连1197被耦合，该桥接器互连1197可与本文中描述的其他桥接器互连类似，并且可以是例如EMIB。存储器小芯片也可经由桥接器互连被连接到逻辑或I/O小芯片。I/O和逻辑小芯片可经由互连结构进行通信。基础小芯片各自都能以用于逻辑或I/O或存储器/缓存中的一者的标准化格式来支持一个或多个插槽。

在一个实施例中，SRAM和功率递送电路可被制造到基础小芯片1196、1198中的一个或多个中，基础小芯片1196、1198可使用相对于可互换小芯片1195不同的工艺技术来制造，可互换小芯片1195堆叠在基础小芯片的顶部上。例如，可使用较大工艺技术来制造基础小芯片1196、1198，同时可使用较小工艺技术来制造可互换小芯片。可互换小芯片1195中的一个或多个可以是存储器(例如，DRAM)小芯片。可基于针对使用封装组件1194的产品的功率和/或性能来为封装组件1194选择不同的存储器密度。此外，可在组装时基于针对产品的功率和/或性能来选择具有不同数量的类型的功能单元的逻辑小芯片。此外，可将包含具有不同类型的IP逻辑核心的小芯片插入到可互换小芯片插槽中，从而启用可混合并匹配不同技术的IP块的混合式处理器设计。

示例性片上系统集成电路

图21-图22B图示根据本文中描述的各个实施例的可使用一个或多个IP核心制造的示例性集成电路和相关联的图形处理器。除了所图示的内容之外，还可包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。

图21是图示根据实施例的可使用一个或多个IP核心来制造的示例性片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，CPU)、至少一个图形处理器1210并且可附加地包括图像处理器1215和/或视频处理器1220，图像处理器1215和视频处理器1220中的任一者可以是来自相同的设计设施或多个不同的设计设施的模块化IP核心。集成电路1200包括外围或总线逻辑，包括USB控制器1225、UART控制器1230、SPI/SDIO控制器1235和I2S/I2C控制器1240。此外，集成电路可包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(high-definition multimedia interface，HDMI)控制器1250和移动行业处理器接口(mobile industry processor interface，MIPI)显示接口1255中的一个或多个。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以获得对SDRAM或SRAM存储器设备的访问。一些集成电路附加地包括嵌入式安全引擎1270。

图22A-图22B是图示根据本文中所描述的实施例的用于在SoC内使用的示例性图形处理器的框图。图22A图示根据实施例的可以使用一个或多个IP核心来制造的片上系统集成电路的示例性图形处理器1310。图22B图示根据实施例的可以使用一个或多个IP核心来制造的片上系统集成电路的附加的示例性图形处理器1340。图22A的图形处理器1310是低功率图形处理器核心的示例。图22B的图形处理器1340是较高性能的图形处理器核心的示例。图形处理器1310、1340中的每个图形处理器可以是图21的图形处理器1210的变体。

如图22A中所示，图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315A-1315N(例如，1315A、1315B、1315C、1315D，一直到1315N-1和1315N)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行用于顶点着色器程序的操作，而一个或多个片段处理器1315A-1315N执行用于片段或像素着色器程序的片段(例如，像素)着色操作。顶点处理器1305执行3D图形管线的顶点处理阶段，并生成基元和顶点数据。(一个或多个)片段处理器1315A-1315N使用由顶点处理器1305生成的基元数据和顶点数据来产生被显示在显示设备上的帧缓冲器。在一个实施例中，(一个或多个)片段处理器1315A-1315N被优化以执行如在OpenGL API中提供的片段着色器程序，这些片段着色器程序可以用于执行与如在Direct 3D API中提供的像素着色器程序类似的操作。

图形处理器1310附加地包括一个或多个存储器管理单元(MMU)1320A-1320B、(一个或多个)缓存1325A-1325B以及(一个或多个)电路互连1330A-1330B。该一个或多个MMU1320A-1320B为图形处理器1310(包括为顶点处理器1305和/或(一个或多个)片段处理器1315A-1315N)提供虚拟到物理地址映射，除了存储在一个或多个缓存1325A-1325B中的顶点数据或图像/纹理数据之外，该虚拟到物理地址映射还可以引用存储在存储器中的顶点数据或图像/纹理数据。在一个实施例中，一个或多个MMU 1320A-1320B可以与系统内的其他MMU同步，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器系统，系统内的其他MMU包括与图21的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个MMU。根据实施例，一个或多个电路互连1330A-1330B使得图形处理器1310能够经由SoC的内部总线或经由直接连接来与SoC内的其他IP核心对接。

如图22B中所示，图形处理器1340包括图22A的图形处理器1310的一个或多个MMU1320A-1320B、缓存1325A-1325B和电路互连1330A-1330B。图形处理器1340包括一个或多个着色器核心1355A-1355N(例如，1355A、1355B、1355C、1355D、1355E、1355F，一直到1355N-1和1355N)，其提供统一的着色器核心体系结构，其中，单个核心或单个类型的核心可执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。存在的着色器核心的确切数量可以因实施例和实现方式而异。此外，图形处理器1340包括核心间任务管理器1345，该核心间任务管理器1345充当用于将执行线程调遣给一个或多个着色器核心1355A-1355N的线程调遣器和用于加速对基于片的渲染的分片操作的分片单元1358，在基于片的渲染中，针对场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部缓存的使用。

在一个示例中，(一个或多个)图形处理器108(图10)实现已经讨论过的方法70(图6)、方法80(图7)和/或方法90(图8)的一个或多个方面。此外，逻辑1172和/或逻辑1174(图20B-图20C)可以实现方法70(图6)、方法80(图7)和/或方法90(图8)的一个或多个方面。此外，在一些实施例中，图形处理器指令格式700(图16)可以适于在系统150(图9)中使用，并且具有合适的指令以实现那些实施例的一个或多个方面。

附加注解和示例：

示例1包括性能增强的计算系统，包括网络控制器和耦合到所述网络控制器的图形处理器，所述图形处理器包括：用于维护状态信息的配置寄存器的集合；耦合到所述配置寄存器的集合的过滤器，所述过滤器用于基于所述状态信息从多个传入事务中提取感兴趣的事务，其中所述感兴趣的事务是在逐个事务的基础上被提取的；耦合到所述过滤器的第一硬件路径，所述第一硬件路径用于在逐个周期的基础上生成所述感兴趣的事务的计数；耦合到所述过滤器的第二硬件路径，所述第二硬件路径用于在所述逐个周期的基础上测量所述感兴趣的事务的总等待时间；以及耦合到所述第一硬件路径和所述第二硬件路径的输出接口，所述输出接口用于基于所述感兴趣的事务的所述计数和所述感兴趣的事务的所述总等待时间来确定所述感兴趣的事务的平均等待时间。

示例2包括示例1的计算系统，其中，所述第二硬件路径包括第一等待时间计数器、耦合到所述第一等待时间计数器的输出的第一等待时间寄存器、耦合到所述第一等待时间寄存器的输出的第二等待时间计数器、以及耦合到所述第二等待时间计数器的输出的第二等待时间寄存器。

示例3包括示例2的计算系统，其中，所述第一等待时间寄存器的所述输出用于指示待决事务的数量。

示例4包括示例1的计算系统，其中，所述第一硬件路径包括第一事务寄存器、耦合到所述第一事务寄存器的输出的事务计数器、以及耦合到所述事务计数器的输出的第二事务寄存器。

示例5包括示例1的计算系统，其中，所述过滤器用于生成开始计数信号和停止计数信号，将所述开始计数信号发送到所述第一硬件路径，并将所述开始计数信号和所述停止计数信号发送到所述第二硬件路径。

示例6包括示例5的计算系统，其中，所述开始计数信号是基于与所述感兴趣的事务相关联的所述状态信息和边带数据被生成的，并且其中，所述过滤器用于对与所述感兴趣的事务相关联的一个或多个飞行中跟踪比特进行置位。

示例7包括示例6的计算系统，其中，停止计数信号是基于所述一个或多个飞行中跟踪比特被生成的。

示例8包括示例1至7中任一项的计算系统，其中，所述状态信息用于指定一个或多个事务类别。

示例9包括装置，所述装置包括：用于维护状态信息的配置寄存器的集合；耦合到所述配置寄存器的集合的过滤器，所述过滤器用于基于所述状态信息从多个传入事务中提取感兴趣的事务，其中所述感兴趣的事务是在逐个事务的基础上被提取的；耦合到所述过滤器的第一硬件路径，所述第一硬件路径用于在逐个周期的基础上生成所述感兴趣的事务的计数；耦合到所述过滤器的第二硬件路径，所述第二硬件路径用于在所述逐个周期的基础上测量所述感兴趣的事务的总等待时间；以及耦合到所述第一硬件路径和所述第二硬件路径的输出接口，所述输出接口用于基于所述感兴趣的事务的所述计数和所述感兴趣的事务的所述总等待时间来确定所述感兴趣的事务的平均等待时间。

示例10包括示例9的装置，其中，所述第二硬件路径包括第一等待时间计数器、耦合到所述第一等待时间计数器的输出的第一等待时间寄存器、耦合到所述第一等待时间寄存器的输出的第二等待时间计数器、以及耦合到所述第二等待时间计数器的输出的第二等待时间寄存器。

示例11包括示例10的装置，其中，所述第一等待时间寄存器的所述输出用于指示待决事务的数量。

示例12包括示例9的装置，其中，所述第一硬件路径包括第一事务寄存器、耦合到所述第一事务寄存器的输出的事务计数器、以及耦合到所述事务计数器的输出的第二事务寄存器。

示例13包括示例9的装置，其中，所述过滤器用于生成开始计数信号和停止计数信号，将所述开始计数信号发送到所述第一硬件路径，并将所述开始计数信号和所述停止计数信号发送到所述第二硬件路径。

示例14包括示例13的装置，其中，所述开始计数信号是基于与所述感兴趣的事务相关联的所述状态信息和边带数据被生成的，并且其中，所述过滤器用于对与所述感兴趣的事务相关联的一个或多个飞行中跟踪比特进行置位。

示例15包括示例14的装置，其中，停止计数信号是基于所述一个或多个飞行中跟踪比特被生成的。

示例16包括示例9至15中任一项的装置，其中，所述状态信息用于指定一个或多个事务类别。

示例17包括操作性能增强的计算系统的方法，所述方法包括：由配置寄存器的集合来维护状态信息；由耦合到所述配置寄存器的集合的过滤器，基于所述状态信息从多个传入事务中提取感兴趣的事务，其中所述感兴趣的事务是在逐个事务的基础上被提取的；由耦合到所述过滤器的第一硬件路径，在逐个周期的基础上生成所述感兴趣的事务的计数；由耦合到所述过滤器的第二硬件路径，在所述逐个周期的基础上测量所述感兴趣的事务的总等待时间；以及由耦合到所述第一硬件路径和所述第二硬件路径的输出接口，基于所述感兴趣的事务的所述计数和所述感兴趣的事务的所述总等待时间来确定所述感兴趣的事务的平均等待时间。

示例18包括示例17的方法，其中，所述第二硬件路径包括第一等待时间计数器、耦合到所述第一等待时间计数器的输出的第一等待时间寄存器、耦合到所述第一等待时间寄存器的输出的第二等待时间计数器、以及耦合到所述第二等待时间计数器的输出的第二等待时间寄存器。

示例19包括示例18的方法，其中，所述第一等待时间寄存器的所述输出指示待决事务的数量。

示例20包括示例17的方法，其中，所述第一硬件路径包括第一事务寄存器、耦合到所述第一事务寄存器的输出的事务计数器、以及耦合到所述事务计数器的输出的第二事务寄存器。

示例21包括示例17的方法，进一步包括：由所述过滤器生成开始计数信号和停止计数信号；由所述过滤器将所述开始计数信号发送到所述第一硬件路径，并由所述过滤器将所述开始计数信号和所述停止计数信号发送到所述第二硬件路径。

示例22包括示例21的方法，其中，所述开始计数信号是基于与所述感兴趣的事务相关联的所述状态信息和边带数据被生成的，所述方法进一步包括由所述过滤器对与所述感兴趣的事务相关联的一个或多个飞行中跟踪比特进行置位。

示例23包括示例22的方法，其中，停止计数信号是基于所述一个或多个飞行中跟踪比特被生成的。

示例24包括示例17至23中任一项的方法，其中，所述状态信息指定一个或多个事务类别。

示例25包括设备，所述设备包括用于执行示例17至24中任一项的方法的装置。

实施例适用于与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的示例包括但不限于处理器、控制器、芯片组部件、可编程逻辑阵列(PLA)、存储器芯片、网络芯片、片上系统(SoC)、SSD/NAND控制器ASIC等等。另外，在一些附图中，信号导线用线表示。一些线可以是不同的以指示更具构成性的信号路径，可具有数字标号以指示构成性信号路径的数量，和/或可在一端或多端具有箭头以指示主要信息流向。然而，这不应以限制性方式来解释。相反，此类添加的细节可与一个或多个示例性实施例结合使用以促进更容易地理解电路。任何所表示的信号线，不管是否具有附加信息，实际上都可包括一个或多个信号，该一个或多个信号可在多个方向上行进，并且可用任何适合类型的信号方案来实现，例如利用差分对来实现的数字或模拟线路、光纤线路、和/或单端线路。

示例大小/模型/值/范围可能已经被给出，但是实施例不限于此。随着制造技术(例如，光刻法)随时间变得成熟，预计能制造出更小大小的设备。另外，为了说明和讨论的简单起见并且为了避免使实施例的某些方面模糊，到IC芯片和其他部件的公知的功率/接地连接可在附图内示出也可不示出。此外，为了避免使各实施例变得模糊，并且还鉴于相对于此类框图布置的实现方式的细节高度依赖于实施例要在其内实现的平台(即此类细节应当落在本领域内技术人员的见识范围内)这一事实，布置能以框图形式示出。在阐述具体细节(例如电路)以便描述示例实施例的情况下，应当对本领域技术人员显而易见的是，实施例可以在不具有这些具体细节或对这些具体细节作出变化的情况下实现。描述因此被视为是说明性的而不是限制性的。

术语“耦合的”在本文中可被用于表示所讨论的部件之间的任何类型的直接或间接的关系，且可应用于电气的、机械的、流体的、光学的、电磁的、机电的或其他连接。另外，术语“第一”、“第二”等在本文中可仅用于便于讨论，并且不带有特定时间的或按时间顺序的意义，除非另有指示。

如在本申请和权利要求书中所使用的，由术语“……中的一个或多个”联接的项的列表可意指所列项的任何组合。例如，短语“A、B和C中的一个或多个”以及短语“A、B或C中的一个或多个”两者都可意指A；B；C；A和B；A和C；B和C；或A、B和C。

本领域技术人员从前面的描述将领会，实施例的广泛技术能以各种形式来实现。因此，尽管已结合其特定示例描述了实施例，但实施例的真实范围不应当限于此，因为在研究附图、说明书和所附权利要求书之后，其他修改对于本领域技术人员将变得显而易见。

Claims (25)

1.一种计算系统，包括：

网络控制器；以及

图形处理器，耦合到所述网络控制器，所述图形处理器包括：

配置寄存器的集合，用于维护状态信息；

过滤器，耦合到所述配置寄存器的集合，所述过滤器用于基于所述状态信息从多个传入事务中提取感兴趣的事务，其中所述感兴趣的事务是在逐个事务的基础上被提取的；

第一硬件路径，耦合到所述过滤器，所述第一硬件路径用于在逐个周期的基础上生成所述感兴趣的事务的计数；

第二硬件路径，耦合到所述过滤器，所述第二硬件路径用于在逐个周期的基础上测量所述感兴趣的事务的总等待时间；以及

输出接口，耦合到所述第一硬件路径和所述第二硬件路径，所述输出接口用于基于所述感兴趣的事务的所述计数和所述感兴趣的事务的所述总等待时间来确定所述感兴趣的事务的平均等待时间。

2.如权利要求1所述的计算系统，其中，所述第二硬件路径包括：

第一等待时间计数器；

第一等待时间寄存器，耦合到所述第一等待时间计数器的输出；

第二等待时间计数器，耦合到所述第一等待时间寄存器的输出；以及

第二等待时间寄存器，耦合到所述第二等待时间计数器的输出。

3.如权利要求2所述的计算系统，其中，所述第一等待时间寄存器的所述输出用于指示待决事务的数量。

4.如权利要求1所述的计算系统，其中，所述第一硬件路径包括：

第一事务寄存器；

耦合到所述第一事务寄存器的输出的事务计数器；以及

耦合到所述事务计数器的输出的第二事务寄存器。

5.如权利要求1所述的计算系统，其中，所述过滤器用于生成开始计数信号和停止计数信号，将所述开始计数信号发送到所述第一硬件路径，并将所述开始计数信号和所述停止计数信号发送到所述第二硬件路径。

6.如权利要求5所述的计算系统，其中，所述开始计数信号是基于与所述感兴趣的事务相关联的所述状态信息和边带数据被生成的，并且其中，所述过滤器用于对与所述感兴趣的事务相关联的一个或多个飞行中跟踪比特进行置位。

7.如权利要求6所述的计算系统，其中，停止计数信号是基于所述一个或多个飞行中跟踪比特被生成的。

8.如权利要求1至7中的任一项所述的计算系统，其中，所述状态信息用于指定一个或多个事务类别。

9.一种装置，包括：

配置寄存器的集合，用于维护状态信息；

过滤器，耦合到所述配置寄存器的集合，所述过滤器用于基于所述状态信息从多个传入事务中提取感兴趣的事务，其中所述感兴趣的事务是在逐个事务的基础上被提取的；

第一硬件路径，耦合到所述过滤器，所述第一硬件路径用于在逐个周期的基础上生成所述感兴趣的事务的计数；

第二硬件路径，耦合到所述过滤器，所述第二硬件路径用于在所述逐个周期的基础上测量所述感兴趣的事务的总等待时间；以及

输出接口，耦合到所述第一硬件路径和所述第二硬件路径，所述输出接口用于基于所述感兴趣的事务的所述计数和所述感兴趣的事务的所述总等待时间来确定所述感兴趣的事务的平均等待时间。

10.如权利要求9所述的装置，其中，所述第二硬件路径包括：

第一等待时间计数器；

第一等待时间寄存器，耦合到所述第一等待时间计数器的输出；

第二等待时间计数器，耦合到所述第一等待时间寄存器的输出；以及

第二等待时间寄存器，耦合到所述第二等待时间计数器的输出。

11.如权利要求10所述的装置，其中，所述第一等待时间寄存器的所述输出用于指示待决事务的数量。

12.如权利要求9所述的装置，其中，所述第一硬件路径包括：

第一事务寄存器；

事务计数器，耦合到所述第一事务寄存器的输出；以及

第二事务寄存器，耦合到所述事务计数器的输出。

13.如权利要求9所述的装置，其中，所述过滤器用于生成开始计数信号和停止计数信号，将所述开始计数信号发送到所述第一硬件路径，并将所述开始计数信号和所述停止计数信号发送到所述第二硬件路径。

14.如权利要求13所述的装置，其中，所述开始计数信号是基于与所述感兴趣的事务相关联的所述状态信息和边带数据被生成的，并且其中，所述过滤器用于对与所述感兴趣的事务相关联的一个或多个飞行中跟踪比特进行置位。

15.如权利要求14所述的装置，其中，停止计数信号是基于所述一个或多个飞行中跟踪比特被生成的。

16.如权利要求9至15中的任一项所述的装置，其中，所述状态信息用于指定一个或多个事务类别。

17.一种方法，包括：

由配置寄存器的集合来维护状态信息；

由耦合到所述配置寄存器的集合的过滤器，基于所述状态信息从多个传入事务中提取感兴趣的事务，其中所述感兴趣的事务是在逐个事务的基础上被提取的；

由耦合到所述过滤器的第一硬件路径，在逐个周期的基础上生成所述感兴趣的事务的计数；

由耦合到所述过滤器的第二硬件路径，在逐个周期的基础上测量所述感兴趣的事务的总等待时间；以及

由耦合到所述第一硬件路径和所述第二硬件路径的输出接口，基于所述感兴趣的事务的所述计数和所述感兴趣的事务的所述总等待时间来确定所述感兴趣的事务的平均等待时间。

18.如权利要求17所述的方法，其中，所述第二硬件路径包括第一等待时间计数器、耦合到所述第一等待时间计数器的输出的第一等待时间寄存器、耦合到所述第一等待时间寄存器的输出的第二等待时间计数器、以及耦合到所述第二等待时间计数器的输出的第二等待时间寄存器。

19.如权利要求18所述的方法，其中，所述第一等待时间寄存器的所述输出指示待决事务的数量。

20.如权利要求17所述的方法，其中，所述第一硬件路径包括第一事务寄存器、耦合到所述第一事务寄存器的输出的事务计数器、以及耦合到所述事务计数器的输出的第二事务寄存器。

21.如权利要求17所述的方法，进一步包括：

由所述过滤器生成开始计数信号和停止计数信号；

由所述过滤器将所述开始计数信号发送到所述第一硬件路径；以及

由所述过滤器将所述开始计数信号和所述停止计数信号发送到所述第二硬件路径。

22.如权利要求21所述的方法，其中，所述开始计数信号是基于与所述感兴趣的事务相关联的所述状态信息和边带数据被生成的，所述方法进一步包括由所述过滤器对与所述感兴趣的事务相关联的一个或多个飞行中跟踪比特进行置位。

23.如权利要求22所述的方法，其中，停止计数信号是基于所述一个或多个飞行中跟踪比特被生成的。

24.如权利要求17至23中的任一项所述的方法，其中，所述状态信息指定一个或多个事务类别。

25.一种设备，包括用于执行如权利要求17至23中的任一项所述的方法的装置。