CN117472844A - 一种多芯片模组以及数据处理方法 - Google Patents

Abstract

本发明涉及一种多芯片模组以及数据处理方法，涉及芯片技术领域。在本发明中，多芯片模组包括：封装基板和多个芯片，多个芯片设置在封装基板上；多个芯片中每个芯片包括多个芯片到芯片D2D接口；芯片通过一个D2D接口与多个芯片中的一个芯片连接；每个芯片的控制逻辑用于响应于输入的执行数据处理任务的请求，确定目标芯片，目标芯片为执行数据处理任务的芯片；控制逻辑还用于响应于数据同步请求，通过D2D接口向目标芯片发送同步数据。本发明提供的多芯片模组中每个芯片分别通过D2D接口与其他芯片通信，在多芯片模组包括的芯片数量较多的情况下，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

Description

一种多芯片模组以及数据处理方法

技术领域

本发明涉及芯片技术领域，尤其涉及一种多芯片模组以及数据处理方法。

背景技术

随着芯片制造技术的不断发展，计算设备的应用需求已经进入了一个重要阶段。计算设备通过多芯片模组包括的多个芯片进行数据处理，执行相应的计算任务。

然而，在多芯片模组执行数据处理任务的过程中，多芯片模组包括的多个芯片之间通常需要进行数据同步。相关技术中，多芯片模组中的每个芯片并不与其他所有芯片全互连，而是通过芯片之间层级转发的方式实现一个芯片与其他所有芯片的数据同步。

但是，在多芯片模组包括的芯片数量较多的情况下，设置距离较远的两个芯片间同步数据所需的转发级数越来越多，导致多芯片模组内部的多个芯片之间的通信性能差，从而导致计算设备的数据处理效率降低。

发明内容

本发明提供一种多芯片模组以及数据处理方法，每个芯片能够通过D2D接口直接将同步数据发送给其他芯片，无需进行层级转发，在多芯片模组包括的芯片数量较多的情况下，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

本发明解决上述技术问题的技术方案如下：

第一方面，本发明提供一种多芯片模组，多芯片模组包括：封装基板和多个芯片，多个芯片设置在封装基板上；多个芯片中每个芯片包括多个芯片到芯片D2D接口；芯片通过一个D2D接口与多个芯片中的一个芯片连接；每个芯片中设置有控制逻辑，控制逻辑用于响应于输入的执行数据处理任务的请求，确定目标芯片，目标芯片为执行数据处理任务的芯片；控制逻辑还用于响应于数据同步请求，通过D2D接口向目标芯片发送同步数据。

本发明实施例提供的多芯片模组中每个芯片分别通过D2D接口与其他芯片通信，每个芯片能够通过D2D接口直接将同步数据发送给其他芯片，无需进行层级转发，在多芯片模组包括的芯片数量较多的情况下，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

在上述技术方案的基础上，本发明还可以作如下改进。

在第一方面的一种可能的实现方式中，控制逻辑还用于接收其他芯片通过D2D接口发送的同步数据，以及用于在同步数据接收成功的情况下，向发送同步数据的芯片发送数据同步成功信息；还用于在同步数据接收失败的情况下，向发送同步数据的芯片发送数据同步请求，以使得发送同步数据的芯片再次发送同步数据。

采用上述进一步方案的有益效果是：本发明提供的多芯片模组通过在同步数据接收失败的情况下，向发送同步数据的芯片发送指示再次发送同步数据的数据同步请求，能够实现同步数据的再次发送，避免由于同步数据发送失败而导致数据同步失败，影响数据处理效率，从而影响用户的使用体验。

在第一方面的一种可能的实现方式中，执行数据处理任务的请求中携带有芯片标识信息；控制逻辑具体用于响应于输入的执行数据处理任务的请求，根据芯片标识信息确定从多个芯片中确定目标芯片。

采用上述进一步方案的有益效果是：本发明提供的多芯片模组通过芯片标识信息确定多个芯片中用于执行数据处理任务的目标芯片，由于目标芯片为多个芯片中的一个或多个，因此用户可以基于实际数据处理需求选择执行任务的芯片，无需多芯片模组中的所有芯片执行任务，也无需将同步数据同步给多芯片模组中的所有芯片，能够有效提升数据处理效率，节约计算资源。

在第一方面的一种可能的实现方式中，控制逻辑具体用于响应于数据同步请求，确定每个目标芯片对应的一条数据传输链路，基于数据传输链路通过D2D接口向每个目标芯片发送同步数据。

采用上述进一步方案的有益效果是：本发明提供的多芯片模组通过确定数据传输链路，然后通过数据传输链路能够将同步数据快速发送给数据传输链路的多个芯片，相比较于相关技术中通过芯片之间层级转发的方式，能够实现数据的快速同步，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

在第一方面的一种可能的实现方式中，在同步数据的数据量大于预设阈值的情况下，控制逻辑具体用于响应于数据同步请求，确定每个目标芯片对应的多条数据传输链路，基于多条数据传输链路通过D2D接口向每个目标芯片发送同步数据，多条数据传输链路分别用于通过D2D接口向每个目标芯片发送同步数据的不同部分。

采用上述进一步方案的有益效果是：本发明提供的多芯片模组在需要同步的同步数据的数据量较大的情况下，通过确定多条数据传输链路，然后基于多条数据传输链路分别传输同步数据的不同部分，以使得每个目标芯片能够通过多条数据传输链路快速接收到同步数据，能够实现数据的快速同步，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

第二方面，本发明实施例提供一种数据处理方法，应用于上述第一方面提供的多芯片模组，上述方法包括：第一芯片响应于输入的执行数据处理任务的请求，确定目标芯片，目标芯片为执行数据处理任务的芯片，第一芯片为多芯片模组包括的多个芯片中的一个；第一芯片响应于输入的数据同步请求，通过D2D接口向目标芯片发送同步数据。

在第二方面的一种可能的实现方式中，上述方法还包括：目标芯片接收第一芯片通过D2D接口发送的同步数据；在同步数据接收成功的情况下，目标芯片向发送第一芯片发送数据同步成功信息；在同步数据接收失败的情况下，目标芯片向发送第一芯片发送数据同步请求，以使得第一芯片再次发送同步数据。

在第二方面的一种可能的实现方式中，执行数据处理任务的请求中携带有芯片标识信息；上述方法还包括：第一芯片响应于输入的执行数据处理任务的请求，根据芯片标识信息确定从多个芯片中确定目标芯片。

在第二方面的一种可能的实现方式中，第一芯片响应于输入的数据同步请求，通过D2D接口向目标芯片发送同步数据，包括：第一芯片响应于数据同步请求，确定每个目标芯片对应的一条数据传输链路，基于数据传输链路通过D2D接口向每个目标芯片发送同步数据。

在第二方面的一种可能的实现方式中，在同步数据的数据量大于预设阈值的情况下，第一芯片响应于输入的数据同步请求，通过D2D接口向目标芯片发送同步数据，包括：第一芯片响应于数据同步请求，确定每个目标芯片对应的多条数据传输链路，基于多条数据传输链路通过D2D接口向每个目标芯片发送同步数据，多条数据传输链路分别用于通过D2D接口向每个目标芯片发送同步数据的不同部分。

第三方面，本发明提供一种计算设备，包括：多芯片模组和用于存储处理器可执行指令的存储器。其中，多芯片模组被配置为执行指令，以实现如上述第二方面提供的任意一种数据处理方法。

第四方面，提供了一种芯片，该芯片包括：处理器和接口电路。接口电路，用于接收代码指令并传输至处理器。处理器，用于运行代码指令以执行上述第一方面提供的任意一种数据处理方法。

第五方面，提供了一种计算机可读存储介质，存储有计算机执行指令，当计算机执行指令在计算机上运行时，使得计算机执行上述第一方面提供的任意一种数据处理方法。

第六方面，提供了一种计算机程序产品，包括计算机执行指令，当计算机执行指令在计算机上运行时，使得计算机执行上述第一方面提供的任意一种数据处理方法。

其中，第二方面至第六方面中任一种设计方式所带来的技术效果可以参见第一方面中不同实现方式所带来的技术效果，此处不再赘述。

附图说明

图1为本发明实施例示出的一种多芯片模组的结构示意图；

图2为本发明实施例示出的另一种多芯片模组的结构示意图；

图3为本发明实施例示出的一种多芯片模组同步数据的流程示意图；

图4为本发明实施例示出的另一种多芯片模组同步数据的流程示意图；

图5为本发明实施例示出的又一种多芯片模组同步数据的流程示意图；

图6为本发明实施例示出的一种数据处理方法的流程示意图；

图7为本发明实施例示出的另一种数据处理方法的流程示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行描述。其中，在本发明实施例的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项（个）”或其类似表达，是指的这些项中的任意组合，包括单项（个）或复数项（个）的任意组合。例如，a，b，或c中的至少一项（个），可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。

另外，为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。同时，在本发明实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。

随着芯片制造技术的不断发展，计算设备的应用需求已经进入了一个重要阶段。计算设备通过多芯片模组包括的多个芯片进行数据处理，执行相应的计算任务。

然而，在多芯片模组执行数据处理任务的过程中，多芯片模组包括的多个芯片之间通常需要进行数据同步。相关技术中，多芯片模组中的每个芯片并不与其他所有芯片全互连，而是通过芯片之间层级转发的方式实现一个芯片与其它所有芯片的数据同步。

但是，在多芯片模组包括的芯片数量较多的情况下，设置距离较远的两个芯片间同步数据所需的转发级数越来越多，导致多芯片模组内部的多个芯片之间的通信性能差，从而导致计算设备的数据处理效率降低。

鉴于此，本发明实施例提供一种多芯片模组，多芯片模组包括：封装基板和多个芯片，多个芯片设置在封装基板上；多个芯片中每个芯片包括多个芯片到芯片D2D接口；芯片通过一个D2D接口与多个芯片中的一个芯片连接；每个芯片中设置有控制逻辑，控制逻辑用于响应于输入的执行数据处理任务的请求，确定目标芯片，目标芯片为执行数据处理任务的芯片；控制逻辑还用于响应于数据同步请求，通过D2D接口向目标芯片发送同步数据。

本发明实施例提供的多芯片模组中每个芯片分别通过D2D接口与其他芯片通信，每个芯片能够通过D2D接口直接将同步数据发送给其他芯片，无需进行层级转发，在多芯片模组包括的芯片数量较多的情况下，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

参见图1，图1为本发明实施例示出的一种多芯片模组的结构示意图，多芯片模组包括封装基板和3个芯片，3个芯片设置在封装基板上，3个芯片分别为芯片A、芯片B和芯片C；3个芯片中每个芯片包括2个D2D接口。3个芯片中每个芯片通过2个D2D接口分别与其他2个芯片连接。

具体的，每个芯片中设置有控制逻辑，控制逻辑用于响应于输入的执行数据处理任务的请求，确定目标芯片，目标芯片为执行数据处理任务的芯片；控制逻辑还用于响应于数据同步请求，通过D2D接口向目标芯片发送同步数据。

在一个示例中，多芯片模组中的每个芯片需要分别执行数据处理任务，其中，数据处理任务可以为按序依次执行多个计算函数，在芯片执行到多个计算函数中的一个时，多芯片模组中的每个芯片需要进行数据同步，也可以理解为多芯片模组中的每个芯片执行计算核同步（all core sync），以使得多芯片模组中的每个芯片在进行数据同步，再执行后续的计算函数。

可选的，输入的执行数据处理任务的请求可以为用户通过多芯片模组配置的端口输入的，也可以为多芯片模组中的每个芯片在执行目标数据处理任务之前自动生成的，本发明实施例对执行数据处理任务的请求的具体输入方式不作特别限制。

应理解的是，多芯片模组包括的每个芯片为任意具有数据处理能力的芯片，本发明实施例对多芯片模组包括的每个芯片的具体实现方式不作特别限制。

结合上述图1，芯片A的控制逻辑响应于输入的执行数据处理任务的请求，确定执行数据处理任务的目标芯片为芯片B和芯片C；芯片A的控制逻辑响应于数据同步请求，通过2个D2D接口向芯片B和芯片C发送同步数据。

具体的，同步数据为芯片A对待处理数据进行处理后，得到的数据处理结果，芯片A将数据处理结果同步给芯片B和芯片C后，以使得芯片B和芯片C对芯片A发送的数据处理结果继续进行处理，分别得到不同的数据处理结果，然后将各自处理得到的数据处理结果再次同步给其他需要对数据继续进行处理的芯片。

进一步的，控制逻辑还用于接收其他芯片通过D2D接口发送的同步数据，以及用于在同步数据接收成功的情况下，向发送同步数据的芯片发送数据同步成功信息；还用于在同步数据接收失败的情况下，向发送同步数据的芯片发送数据同步请求，以使得发送同步数据的芯片再次发送同步数据。

应理解的是，芯片在接收到全部应接收同步数据的芯片发送的数据同步成功信息的情况下，确定数据同步成功。

结合上述图1，芯片B和芯片C的控制逻辑接收芯片A通过D2D接口发送的同步数据，以及芯片B和芯片C的控制逻辑在同步数据接收成功的情况下，向发送同步数据的芯片发送数据同步成功信息；芯片B和芯片C的控制逻辑在同步数据接收失败的情况下，向发送同步数据的芯片发送数据同步请求，以使得发送同步数据的芯片再次发送同步数据。

作为响应，芯片A的控制逻辑在接收到芯片B的数据同步请求时，通过D2D接口再次向芯片B发送同步数据。

由上述可知，本发明提供的多芯片模组通过在同步数据接收失败的情况下，向发送同步数据的芯片发送指示再次发送同步数据的数据同步请求，能够实现同步数据的再次发送，避免由于同步数据发送失败而导致数据同步失败，影响数据处理效率，从而影响用户的使用体验。

在另一个示例中，参见图2，图2为本发明实施例示出的一种多芯片模组的结构示意图，多芯片模组包括封装基板和4个芯片，4个芯片设置在封装基板上；4个芯片中每个芯片包括3个D2D接口。4个芯片中每个芯片分别通过3个D2D接口分别与其他3个芯片连接。

应理解的是，本发明实施例对多芯片模组包括的芯片数量不作特别限制，在多芯片模组包括的芯片数量为N个时，每个芯片配置有N-1个D2D接口，以实现与其他N-1个芯片分别通过N-1个芯片通信，其中，N为大于1的整数。

然而，在多芯片模组的实际使用中，仅使用多芯片模组中的部分芯片所配置的计算资源即可完成数据处理，使用多芯片模组的所有芯片存在计算资源浪费的问题。

为了解决上述问题，在一些实施例中，执行数据处理任务的请求中携带有芯片标识信息；控制逻辑具体用于响应于输入的执行数据处理任务的请求，根据芯片标识信息确定从多个芯片中确定目标芯片。

其中，芯片标识信息可以为每个芯片的对应的身份标识号（Identity document，ID）、型号或者序列号等，本发明实施例对此不作特别限制。

具体的，结合上述图2，芯片A接收用户输入的执行数据处理任务的请求，执行数据处理任务的请求中携带有芯片标识信息，芯片标识信息包括芯片A、芯片B和芯片C，芯片A的控制逻辑响应于输入的执行数据处理任务的请求，根据芯片标识信息确定从多个芯片中确定目标芯片为芯片B和芯片C。然后芯片A的控制逻辑通过与芯片B和芯片C连接的D2D接口向芯片B和芯片C发送同步数据。

由上述可知，本发明实施例提供的多芯片模组通过芯片标识信息确定多个芯片中用于执行数据处理任务的目标芯片，由于目标芯片为多个芯片中的一个或多个，因此用户可以基于实际数据处理需求选择执行任务的芯片，无需多芯片模组中的所有芯片执行任务，也无需将同步数据同步给多芯片模组中的所有芯片，能够有效提升数据处理效率，节约计算资源。

在一种可能的实现方式中，控制逻辑具体用于响应于数据同步请求，确定每个目标芯片对应的一条数据传输链路，基于数据传输链路通过D2D接口向每个目标芯片发送同步数据。

具体的，芯片的控制逻辑响应于数据同步请求，确定每个目标芯片对应的D2D接口的状态信息，D2D接口的状态信息包括忙碌和空闲，其中，忙碌为D2D接口当前存在未被发送的数据队列，确定每个目标芯片对应的一条数据传输链路，数据传输链路包括多个状态信息为空闲D2D接口连接的所有目标芯片。基于数据传输链路通过D2D接口向每个目标芯片发送同步数据。

示例性的，结合图2，参见图3，在目标芯片为芯片A、芯片B和芯片C的情况下，芯片A的控制逻辑响应于数据同步请求，确定每个目标芯片对应的D2D接口的状态信息，其中，D2D接口A-B和D2D接口A-C的状态信息为空闲，芯片A的控制逻辑确定传输链路为D2D接口A-B和D2D接口A-C，芯片A通过D2D接口A-B向芯片B发送同步数据。芯片A通过D2D接口A-C向芯片C发送同步数据。

在另一个示例中，结合图2，参见图4，在目标芯片为芯片A、芯片B和芯片C的情况下，芯片A的控制逻辑响应于数据同步请求，确定每个目标芯片对应的D2D接口的状态信息，其中，D2D接口A-B和D2D接口B-C的状态信息为空闲，D2D接口A-C的状态信息为忙碌。芯片A的控制逻辑确定传输链路为D2D接口A-B和D2D接口B-C，芯片A通过D2D接口A-B向芯片B发送同步数据。芯片A通过指示芯片B通过D2D接口B-C向芯片C发送同步数据。作为响应，芯片B将接收到的同步数据通过D2D接口B-C发送至芯片C，以完成数据同步。

在一些实施例中，在同步数据的数据量大于预设阈值的情况下，控制逻辑具体用于响应于数据同步请求，确定每个目标芯片对应的多条数据传输链路，基于多条数据传输链路通过D2D接口向每个目标芯片发送同步数据，多条数据传输链路分别用于通过D2D接口向每个目标芯片发送同步数据的不同部分。

具体的，同步数据包括同步数据1和同步数据2。在同步数据的数据量大于预设阈值的情况下，芯片的控制逻辑响应于数据同步请求，确定每个目标芯片对应的多条数据传输链路，基于多条数据传输链路中的一条或多条向目标芯片发送同步数据1，基于多条数据传输链路中的一条或多条向目标芯片发送同步数据2，以使得每个目标芯片接收同步数据1和同步数据2，进而得到包括同步数据1和同步数据2的同步数据。

示例性的，结合图2，参见图5，在目标芯片为芯片A、芯片B、芯片C以及芯片D的情况下，同步数据包括同步数据1和同步数据2。芯片A的控制逻辑响应于数据同步请求，芯片A的控制逻辑确定同步数据1的传输链路依次为D2D接口A-B、D2D接口B-C和D2D接口C-D。芯片A通过D2D接口A-B向芯片B发送同步数据1。芯片A通过指示芯片B通过D2D接口B-C向芯片C发送同步数据1，以及指示芯片C通过D2D接口C-D向芯片D发送同步数据1。并且，芯片A的控制逻辑确定同步数据2的传输链路依次为D2D接口A-B、D2D接口A-C和D2D接口A-D。芯片A通过D2D接口A-B向芯片B发送同步数据2。芯片A通过D2D接口A-C向芯片C发送同步数据2。芯片A通过D2D接口A-D向芯片D发送同步数据2。作为响应，芯片B、芯片C和芯片D分别接收芯片A发送的同步数据1和同步数据2，以得到包括同步数据1和同步数据2的同步数据。

应理解的是，以上仅对芯片A的数据处理过程进行示例性说明，芯片B、芯片C以及芯片D的数据同步过程与芯片A相同，也可以理解为在芯片A进行数据同步的同时，芯片B、芯片C以及芯片D也通过相同方式向其他芯片发送同步数据，此处不再赘述。

由上述可知，本发明实施例提供的多芯片模组在需要同步的同步数据的数据量较大的情况下，通过确定多条数据传输链路，然后基于多条数据传输链路分别传输同步数据的不同部分，以使得每个目标芯片能够通过多条数据传输链路快速接收到同步数据，能够实现数据的快速同步，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

以上为对本申请实施例的多芯片模组的说明，以下结合说明书附图，对本申请实施例提供的数据处理方法进行说明。

如图6所示，本申请还提供了一种数据处理方法，应用于上述的多芯片模组，具体包括如下步骤：

S110、第一芯片响应于输入的执行数据处理任务的请求，确定目标芯片，目标芯片为执行数据处理任务的芯片。

具体的，第一芯片为多芯片模组包括的多个芯片中的一个；

S120、第一芯片响应于输入的数据同步请求，通过D2D接口向目标芯片发送同步数据。

在一种可能的实现方式中，执行数据处理任务的请求中携带有芯片标识信息；本发明实施例提供的方法还包括以下步骤：第一芯片响应于输入的执行数据处理任务的请求，根据芯片标识信息确定从多个芯片中确定目标芯片。

S130、目标芯片接收第一芯片通过D2D接口发送的同步数据。

由上述S110-S130可知，在本发明实施例提供的数据处理方法中，多芯片模组中每个芯片分别通过D2D接口与其他芯片通信，每个芯片能够通过D2D接口直接将同步数据发送给其他芯片，无需进行层级转发，在多芯片模组包括的芯片数量较多的情况下，能够提升多芯片模组内部的多个芯片之间的通信性能，从而提升计算设备的数据处理效率。

在一种可能的实现方式中，上述S130具体包括以下步骤：第一芯片响应于数据同步请求，确定每个目标芯片对应的一条数据传输链路，基于数据传输链路通过D2D接口向每个目标芯片发送同步数据。

在另一种可能的实现方式中，在同步数据的数据量大于预设阈值的情况下，上述S130具体包括以下步骤：第一芯片响应于数据同步请求，确定每个目标芯片对应的多条数据传输链路，基于多条数据传输链路通过D2D接口向每个目标芯片发送同步数据，多条数据传输链路分别用于通过D2D接口向每个目标芯片发送同步数据的不同部分。

可选的，参见图7，图7为本发明实施例示出的一种数据处理方法的流程示意图，上述方法包括以下步骤：

S140、在同步数据接收成功的情况下，目标芯片向发送第一芯片发送数据同步成功信息；

S150、在同步数据接收失败的情况下，目标芯片向发送第一芯片发送数据同步请求，以使得第一芯片再次发送同步数据。

应理解的是，关于上述可选方式的具体描述可以参见前述的多芯片模组的实施例，此处不再赘述。

此外，上述提供的任一种数据处理方法的解释以及有益效果的描述均可参考上述对应的多芯片模组的实施例的描述，此处不再赘述。

本发明实施例还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有至少一条计算机指令，该至少一条计算机指令由处理器加载并执行以实现如上各个实施例的数据处理方法。关于上述提供的任一种计算机可读存储介质中相关内容的解释及有益效果的描述，均可以参考上述对应的实施例，此处不再赘述。

本发明实施例还提供了一种芯片。该芯片中集成了控制逻辑，以通过控制逻辑用于实现上述多芯片模组的功能的控制电路和一个或者多个端口。可选的，该芯片配置的控制逻辑支持的功能可以参考上文，此处不再赘述。

本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可通过程序来指令相关的硬件完成。可以存储于一种计算机可读存储介质中。上述提到的存储介质可以是只读存储器，随机接入存储器等。

本发明实施例还提供了一种包含指令的计算机程序产品，当该指令在计算机上运行时，使得计算机执行上述实施例中的任意一种方法。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本发明实施例的流程或功能。计算机可以是通用计算机、专用计算机、计算机网络或者其他可编程装置。计算机中配置有本发明实施例提供的多芯片模组，计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或者数据中心通过有线（例如同轴电缆、光纤、数字用户线（digital subscriber line，DSL））或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。可用介质可以是磁性介质（例如，软盘、硬盘、磁带），光介质（例如，DVD），或者半导体介质（例如SSD）等。

应注意，本发明实施例提供的上述用于存储计算机指令或者计算机程序的器件，例如但不限于，上述存储器、计算机可读存储介质和通信芯片等，均具有非易失性（non-transitory）。本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明实施例所描述的功能可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些功能存储在计算机可读存储介质中或者作为计算机可读存储介质上的一个或多个指令或代码进行传输。计算机可读存储介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种多芯片模组，其特征在于，所述多芯片模组包括：

封装基板和多个芯片，所述多个芯片设置在所述封装基板上；

所述多个芯片中每个芯片包括多个芯片到芯片D2D接口；所述芯片通过一个所述D2D接口与所述多个芯片中的一个芯片连接；

每个所述芯片中设置有控制逻辑，所述控制逻辑用于响应于输入的执行数据处理任务的请求，确定目标芯片，所述目标芯片为执行所述数据处理任务的芯片；所述控制逻辑还用于响应于数据同步请求，通过所述D2D接口向所述目标芯片发送同步数据。

2.根据权利要求1所述的多芯片模组，其特征在于，所述控制逻辑还用于接收其他芯片通过所述D2D接口发送的所述同步数据，以及用于在所述同步数据接收成功的情况下，向发送所述同步数据的芯片发送数据同步成功信息；还用于在所述同步数据接收失败的情况下，向发送所述同步数据的芯片发送数据同步请求，以使得所述发送所述同步数据的芯片再次发送所述同步数据。

3.根据权利要求2所述的多芯片模组，其特征在于，所述执行数据处理任务的请求中携带有芯片标识信息；所述控制逻辑具体用于响应于输入的执行数据处理任务的请求，根据所述芯片标识信息确定从所述多个芯片中确定目标芯片。

4.根据权利要求3所述的多芯片模组，其特征在于，所述控制逻辑具体用于响应于数据同步请求，确定每个所述目标芯片对应的一条数据传输链路，基于所述数据传输链路通过所述D2D接口向每个所述目标芯片发送同步数据。

5.根据权利要求4所述的多芯片模组，其特征在于，在所述同步数据的数据量大于预设阈值的情况下，所述控制逻辑具体用于响应于数据同步请求，确定每个所述目标芯片对应的多条数据传输链路，基于所述多条数据传输链路通过所述D2D接口向每个所述目标芯片发送同步数据，所述多条数据传输链路分别用于通过所述D2D接口向每个所述目标芯片发送所述同步数据的不同部分。

6.一种数据处理方法，其特征在于，应用于权利要求1-5中任一项所述的多芯片模组，所述方法包括：

第一芯片响应于输入的执行数据处理任务的请求，确定目标芯片，所述目标芯片为执行所述数据处理任务的芯片，所述第一芯片为所述多芯片模组包括的多个芯片中的一个；

所述第一芯片响应于输入的数据同步请求，通过所述D2D接口向所述目标芯片发送同步数据。

7.根据权利要求6所述的方法，其特征在于，所述方法还包括：

所述目标芯片接收所述第一芯片通过所述D2D接口发送的所述同步数据；

在所述同步数据接收成功的情况下，所述目标芯片向发送所述第一芯片发送数据同步成功信息；

在所述同步数据接收失败的情况下，所述目标芯片向发送所述第一芯片发送数据同步请求，以使得所述第一芯片再次发送所述同步数据。

8.根据权利要求7所述的方法，其特征在于，所述执行数据处理任务的请求中携带有芯片标识信息；所述方法还包括：

所述第一芯片响应于输入的执行数据处理任务的请求，根据所述芯片标识信息确定从所述多个芯片中确定目标芯片。

9.根据权利要求8所述的方法，其特征在于，所述第一芯片响应于输入的数据同步请求，通过所述D2D接口向所述目标芯片发送同步数据，包括：

所述第一芯片响应于数据同步请求，确定每个所述目标芯片对应的一条数据传输链路，基于所述数据传输链路通过所述D2D接口向每个所述目标芯片发送同步数据。

10.根据权利要求9所述的方法，其特征在于，在所述同步数据的数据量大于预设阈值的情况下，所述第一芯片响应于输入的数据同步请求，通过所述D2D接口向所述目标芯片发送同步数据，包括：

所述第一芯片响应于数据同步请求，确定每个所述目标芯片对应的多条数据传输链路，基于所述多条数据传输链路通过所述D2D接口向每个所述目标芯片发送同步数据，所述多条数据传输链路分别用于通过所述D2D接口向每个所述目标芯片发送所述同步数据的不同部分。