CN117453595A - 一种地址计算阵列管理方法、装置、设备及存储介质 - Google Patents
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Abstract
本申请实施例公开了一种地址计算阵列管理方法、装置、设备及存储介质。随着DMA技术的发展及应用，高性能的DMA已经支持线性寻址、常量寻址(FIFO形式)、正向跨连续地址跳跃方式寻址，以满足数据空间的灵活映射。本申请实施例基于DMA地址映射需求为背景，采用了地址阵列的方式，通过比对地址阵列的元素来规避了计算地址时所用到的除法和取余操作，规避了乘法，优化了电路结构，同时采用流水式将阵列逐列比对，能够缩小逻辑面积和大大的提高时序。
Description
技术领域
本申请涉及访问地址技术领域，特别是涉及一种地址计算阵列管理方法、装置、设备及存储介质。
背景技术
随着DMA技术的发展及应用，高性能的DMA能够支持现行寻址、常量寻址(FIFO形式)以及正向跨联系地址跳跃方式寻址，以满足数据空间的灵活映射。
在常量寻址及正向跨区域跳跃方式寻址时，由于访问空间的地址不连续，例如进行负向跳跃或正向跳跃时，在访问每个地址块，即一块连续的地址访问空间的边界后，要跨度访问下一个地址块，为高效的执行DMA地址块访问，需要计算出下一次数据访问的地址。但是目前并没有复杂的地址计算功能，并不能够计算出正向跳跃地址或负向跳跃地址。因此，如何在地址不连续时计算出下一次数据访问的地址，成为本领域亟需解决的技术问题。
发明内容
基于上述问题，本申请提供了一种地址计算阵列管理方法、装置、设备及存储介质，能够在地址不连续时计算出下一次数据访问的地址。
本申请实施例公开了如下技术方案：
第一方面，本申请提供了一种地址计算阵列管理方法，所述方法包括：
获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；
T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；
T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；
T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。
可选的，当每个地址流水累加阵列的逻辑在内部启动流水阵列有效标志为高脉冲信号时，所述块地址边界的累加值s_dssize_Nx，包括：
s_dssize_1x＝块地址边界；
s_dssize_2x＝块地址边界+块地址边界；
s_dssize_3x＝块地址边界+块地址边界+块地址边界；
……
s_dssize_Mx＝M个块地址边界的和；
所述块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，包括：
s_addr_inc_1x＝块地址边界+跳跃步长；
s_addr_inc_2x＝块地址边界+跳跃步长+块地址边界+跳跃步长；
s_addr_inc_3x＝块地址边界+跳跃步长+块地址边界+跳跃步长+块地址边界+跳跃步长；
……
s_addr_inc_Mx＝M个块地址边界+跳跃步长的和；
当匹配到元素有效电平信号为1时，每个时钟时刻保持各元素值，不再进行累加。
可选的，当每个地址流水累加阵列的逻辑在内部启动流水阵列有效标志为低脉冲信号时，所述块地址边界的累加值s_dssize_Nx，包括：
s_dssize_1x＝s_dssize_1x+s_dssize_Mx；
s_dssize_2x＝s_dssize_2x+s_dssize_Mx；
s_dssize_3x＝s_dssize_3x+s_dssize_Mx；
……
s_dssize_Mx＝s_dssize_Mx+s_dssize_Mx；
所述块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，包括：
s_addr_inc_1x＝s_addr_inc_1x+s_addr_inc_Mx；
s_addr_inc_2x＝s_addr_inc_2x+s_addr_inc_Mx；
s_addr_inc_3x＝s_addr_inc_3x+s_addr_inc_Mx；
……
s_addr_inc_Mx＝s_addr_inc_Mx+s_addr_inc_Mx；
当匹配到元素有效电平信号为1时，每个时钟时刻保持各元素值，不再进行累加。
可选的，所述启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号，包括：
将矩阵中16个元素分别比较，判断首地址块剩余空间与块地址边界的累加值之和是否大于访问地址长度且内部启动流水阵列有效标志锁存信号是否为高脉冲信号；
若均是，将匹配到元素有效电平信号置为1，并将块地址边界的累加值锁存该元素内容赋给s_dssize_inc_lck，将块地址边界与跳跃步长总和的累加值锁存该元素内容赋给s_addr_inc_lck；
若存在否，将匹配到元素有效电平信号置为0；
根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果。
可选的，在T0时刻启动计算使能为高脉冲信号且访问地址长度小于首地址块剩余空间时，所述根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果，包括：
下一次待写入地址＝起始地址+访问地址长度；
最后一个地址块内剩余长度＝首个地址块剩余空间-访问地址长度；
最后一个地址块已占用长度＝块地址边界-首个地址块剩余空间+访问地址长度；
计算结果有效＝2’b11。
可选的，在非T0时刻，检测到匹配到元素有效电平信号上升沿成立时，所述根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果，包括：
下一次待写入地址＝起始地址+s_addr_inc_lck-s_dssize_inc_lck+块地址边界；
最后一个地址块内剩余长度＝s_dssize_inc_lck+首个地址块剩余空间-访问地址长度；
最后一个地址块已占用长度＝块地址边界-s_dssize_inc_lck-首个地址块剩余空间+访问地址长度；
计算结果有效＝2’b01。
第二方面，本申请实施例提供了一种地址计算阵列管理装置，所述装置包括：
启动计算使能获取模块，用于获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；
内部启动流水阵列有效标志设置模块，用于在T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；
内部启动流水阵列有效标志锁存信号设置模块，用于在T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；
各地址流水累加阵列计算模块，用于在T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。
可选的，所述内部启动流水阵列有效标志设置模块，包括：
矩阵元素比较子模块，用于将矩阵中16个元素分别比较，判断首地址块剩余空间与块地址边界的累加值之和是否大于访问地址长度且内部启动流水阵列有效标志锁存信号是否为高脉冲信号；
匹配到元素有效电平信号第一设置子模块，用于在若均是时，将匹配到元素有效电平信号置为1，并将块地址边界的累加值锁存该元素内容赋给s_dssize_inc_lck，将块地址边界与跳跃步长总和的累加值锁存该元素内容赋给s_addr_inc_lck；
匹配到元素有效电平信号第二设置子模块，用于在若存在否时，将匹配到元素有效电平信号置为0；
计算结果输出子模块，用于根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果。
第三方面，本申请实施例提供了一种电子设备，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现上述地址计算阵列管理方法的步骤。
第四方面，本申请实施例提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述地址计算阵列管理方法的步骤。
相较于现有技术，本申请具有以下有益效果：
本申请实施例提供的一种地址计算阵列管理方法，包括：获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。利用启动计算使能高脉冲信号作为各地址流水累加阵列是否启动的判定标准，采用流水式将阵列逐列比对，能够缩小逻辑面积和大大的提高时序，采用地址阵列的方式，来规避了计算地址时所用到的除法和取余操作，能够计算出跨越的块地址边界的个数，即第几个元素匹配就是跨越了几个元素，从而能够计算出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号，以实现在地址不连续时计算出下一次数据访问的地址。
本申请实施例提供的一种地址计算阵列管理装置、一种电子设备和一种计算机可读存储介质由于能够实现上述地址计算阵列管理方法的步骤，从而同样具备上述有益效果。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种正向跳跃地址映射示意图；
图2为本申请实施例提供的一种常量寻址地址映射示意图；
图3为本申请实施例提供的一种地址计算阵列管理方法流程示意图；
图4为本申请实施例提供的一种地址流水累加阵列计算方式示意图；
图5为本申请实施例提供的另一种地址计算阵列管理方法流程示意图；
图6为本申请实施例提供的一种地址计算阵列管理装置结构示意图；
图7为本申请实施例提供的一种电子设备结构示意图。
具体实施方式
正如前文描述，目前为高效的执行DMA地址块访问，需要计算出下一次数据访问的地址。但是目前并没有复杂的地址计算功能，并不能够计算出正向跳跃地址或负向跳跃地址。
发明人经过研究，发明了一种地址计算阵列管理方法、装置、设备及存储介质，能够在地址不连续时计算出下一次数据访问的地址。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
方法实施例
本申请实施例基于DMA地址映射需求为背景，以正向跳跃地址映射方式为例，参见图1，该图为本申请实施例提供的一种正向跳跃地址映射示意图，体现了S_addr与D_addr之间的地址映射，例如传输长度为访问地址长度length，正向跳跃映射方式为将地址按照块地址边界size进行跳跃，即从起始地址开始计算，每连续传输完size后，就向前跳跃跳跃步长distance。举例如下，起始地址ini_addr为0X0，size内占用字节为0，size＝4Byte，distance＝8Btype，length＝10Byte，即源为正向地址跳跃模式，目的为线性寻址。以size为大小进行切割，length/size＝2，即跨越两次distance，计算出下一次数据访问的起始地址为ini_addr+length+2*distance＝0x1a，size内占用字节数为length％size＝2Byte，size内剩余字节数为size-length％size＝2Byte。本次计算的结果可以作为下次计算的输入。
再以常量寻址(负向地址跳跃)为例，参见图2，该图为本申请实施例提供的一种常量寻址地址映射示意图，图2中，源S_addr为负向地址跳跃，目的D_addr为线性寻址。由于跳跃步长distance为负数，常量寻址属于负向地址的一种情况，即块地址边界size＝-distance。举例如下，起始地址ini_addr为0x0，size＝4Byte，distance＝-4Byte，length＝10Byte，以size为大小进行切割，length/size＝2，即跨越两次distance，计算出下一次数据访问的起始地址为ini_addr+length-2*distance＝0x2，size内占用字节数为length％size＝2Byte，size内剩余字节数为size-length％size＝2Byte。
需要说明的是，在芯片的硬件实现上，由于length、size和distance支持的范围较大，若在计算中采用取余和除法的计算方式，会产生逻辑资源较多，时序较差的瓶颈，为满足高性能芯片硬件的要求，本申请改变了核心取余和除法的实现算法，规避了容易想到的取余和除法的实现算法，为一次计算出包容在多种寻址(线性寻址、常量寻址、正向跳跃、负向跳跃)规则下的最终地址，设计了一种地址流水累加阵列的管理方式，以满足多种寻址规则下的计算。
参见图3，该图为本申请实施例提供的一种地址计算阵列管理方法流程示意图，包括以下步骤：
S301，获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息。
需要说明的是，可以以输入的方式获取启动计算使能高脉冲信号，启动计算使能有高脉冲信号和低脉冲信号两种，在本步骤中所获取的是高脉冲信号。在获取启动计算使能高脉冲信号的同时，伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息。在后续实施例中，启动计算使能可能会用i_calcul_vld表示；起始地址可能会用input_addr表示；块地址边界可能会用size表示；跳跃步长可能会用distance表示；访问地址长度可能会用length表示；首个地址块剩余空间可能会用i_dssize_left表示。
S302，T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号。
需要说明的是，由于步骤S301所获取的是启动计算使能高脉冲信号，所以一般来说此时的启动计算使能均会为高脉冲信号，重点判断访问地址长度是否大于等于所述首地址块剩余空间即可，即判断i_calcul_vld&&(length>＝i_dssize_left)是否为1，若是则在T1时刻将内部启动流水阵列有效标志置为有效，内部启动流水阵列有效标志有效时为高脉冲信号。若否，则说明访问地址长度不超过当前地址块剩余长度。需要说明的是，在后续实施例中，内部启动流水阵列有效标志可能会用s_calcul_vld表示。
需要说明的是，在首次运行时，不需除内部所有流水计算过程结果及状态标志信号，但是在非首次运行时，需要除内部所有流水计算过程结果及状态标志信号。
S303，T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号。
需要说明的是，内部启动流水阵列有效标志锁存信号与内部启动流水阵列有效标志并不相同，在后续步骤中可以基于内部启动流水阵列有效标志锁存信号判断是否匹配到元素有效电平信号，而内部启动流水阵列有效标志则是表示状态的标志信号。在后续实施例中，内部启动流水阵列有效标志锁存信号可能会用s_calcul_mux_lck表示。
S304，T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。
具体的，在T1时刻启动各地址流水累加阵列计算，每个时钟周期下阵列可以为任意行，以16行为例，每个时钟周期这16个行元素内做自累加，共16个时钟周期，从全局包含各时刻的角度看为16*16的矩阵。每个矩阵的元素内容有两项：第一项为s_dssize_Nx(N为1～16)，表示块地址边界size的累加值；第二项为s_addr_inc_Nx(N为1～16)，表示块地址边界size+跳跃步长distance总和的累加值。
需要说明的是，每个地址流水累加阵列在s_calcul_vld为高脉冲信号和低脉冲信号时，逻辑不同。
当每个地址流水累加阵列的逻辑在s_calcul_vld(高脉冲信号)为高时：
s_dssize_1x(s_dssize_Nx，N＝1)＝size，s_dssize_2x＝size+size，s_dssize_3x＝s_dssize_1x+s_dssize_2x，以此类推，s_dssize_16x＝16个size的和。每行元素采用为累加的形式，计算1至16行的s_dssize_Nx元素值。
s_addr_inc_1x(即s_addr_inc_Nx在N＝1时)＝size+distance，s_addr_inc_2x＝size+distance+size+distance；s_addr_inc_3x＝s_addr_inc_1x+s_addr_inc_2x；以此类推，s_addr_inc_16x＝16个s_addr_inc_1x的和。每行元素采用为累加的形式，计算1至16行的s_addr_inc_Nx元素值。
为了更直观地说明地址流水累加阵列，参见图4，该图为本申请实施例提供的一种地址计算阵列管理方法流程示意图，以地址流水累加阵列中每个时钟周期下阵列为16行为例，在T1时刻：
S_size_1x＝size；S_addr_inc_1x＝size+distance；
S_size_2x＝size*2；S_addr_inc_2x＝2*(size+distance)；
……
S_size_16x＝size*16；S_addr_inc_16x＝16*(size+distance)。
在T2时刻：
S_size_17x＝size+S_size_16x；S_addr_inc_17x＝size+distance+
addr_inc_16x；
S_size_18x＝size*2+S_size_16x；S_addr_inc_18x＝2*(size+distance)+
addr_inc_16x；
……
S_size_32x＝size*16+S_size_16x；S_addr_inc_32x＝16*(size+distance)+
addr_inc_16x；
……
在T16时刻：
S_size_251x＝size+S_size_250x；S_addr_inc_251x＝size+distance+
addr_inc_250x；
S_size_252x＝size*2+S_size_250x；S_addr_inc_252x＝2*(size+distance)+
addr_inc_252x；
……
S_size_256x＝size*16+S_size_250x；S_addr_inc_256x＝16*(size+distance)+addr_inc_250x。
需要说明的是，当匹配到元素有效电平信号s_dssize_hit为高时，则每个时钟时刻保持各元素值，不再进行累加，以降低功耗。
具体地，在T1时刻及以后，若((i_dssize_left+s_dssize_Nx)>length)&&s_calcul_mux_lck，其中s_dssize_Nx中N为1～16，矩阵中16个元素分别比较，上述逻辑若为高，则s_dssize_hit为1，并将s_dssize_Nx锁存该元素内容赋给s_dssize_inc_lck，将s_addr_inc_Nx锁存该元素内容赋给s_addr_inc_lck；若为低，则s_dssize_hit为0，表示当前时钟周期还未匹配到矩阵元素。
经过同矩阵中各元素的比对，输出最终的四个计算结果。需要说明的是，输出的四个计算结果的计算方式在不同情况下不同。
具体地，若T0时刻下i_calcul_vld&&(length<i_dssize_left)成立，则：
下一次待写入地址o_addr＝起始地址input_addr+访问地址长度length；
最后一个地址块内剩余长度o_left_len＝首个地址块剩余空间i_dssize_left-访问地址长度length；
最后一个地址块已占用长度o_use_len＝块地址边界size-首个地址块剩余空间i_dssize_left+访问地址长度length；
计算结果有效信号o_calcul_vld 2bit＝2’b11；
在非T0时刻下，检测到s_dssize_hit信号上升沿成立，则：
下一次待写入地址o_addr＝起始地址input_addr+s_addr_inc_lck-s_dssize_inc_lck+块地址边界size；
2)最后一个地址块内剩余长度o_left_len＝s_dssize_inc_lck+首个地址块剩余空间i_dssize_left-访问地址长度length；
3)最后一个地址块已占用长度o_use_len＝块地址边界size-s_dssize_inc_lck-首个地址块剩余空间i_dssize_left+访问地址长度length；
4)计算结果有效信号o_calcul_vld 2bit信号＝2’b01。
需要说明的是，s_dssize_hit信号上升沿成立指的是s_dssize_hit信号从低电平变为高电平。
本申请实施例提供的一种地址计算阵列管理方法，包括：获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。利用启动计算使能高脉冲信号作为各地址流水累加阵列是否启动的判定标准，采用流水式将阵列逐列比对，能够缩小逻辑面积和大大的提高时序，采用地址阵列的方式，来规避了计算地址时所用到的除法和取余操作，能够计算出跨越的块地址边界的个数，即第几个元素匹配就是跨越了几个元素，从而能够计算出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号，以实现在地址不连续时计算出下一次数据访问的地址。
作为一种可能的实现方式，本申请还提供了另一种地址计算阵列管理方法，参见图5，该图为本申请实施例提供的另一种地址计算阵列管理方法流程示意图。
在图5中，首先判断传输长度是否小于当前首个块内剩余地址，若是，则直接输出计算结果；若否，则启动地址流水累加阵列，匹配阵列中首个元素的块地址累加边界+首个块地址剩余空间大于访问地址长度的阵列信息，再输出计算结果。
具体地，输入为起始地址input_addr、块地址边界size、跳跃步长distance、访问地址长度length、首个地址块剩余空间i_dssize_left、启动计算使能i_calcul_vld六个元素，以起始地址为原点，计算出填充完首个地址块后，将剩余访问地址长度按照size进行切分，每切分一次，地址在增长size后还需要加上distance，直到映射完length，计算出在寻址规则下的下一次待写入地址o_addr、最后一个地址块内剩余长度o_left_len、最后一个地址块已占用长度o_use_len、计算结果有效o_calcul_vld 2bit信号共四个计算结果。
本申请实施例提供的另一种地址计算阵列管理方法流程示意图，采用了地址阵列的方式，通过比对地址阵列的元素来规避了计算地址时所用到的除法和取余操作，通过逐列比对元素，来计算出跨越的size的个数，既第几个元素匹配就是跨越了几个元素。阵列中的元素采用递增累加的形式获得，规避了乘法，这样能够优化电路结构，在电路结构中可以避免使用较为复杂的乘法电路。并且采用流水式将阵列逐列比对，能够缩小逻辑面积和大大的提高时序。能够在首个地址块被占用的场景下进行地址计算。同时对于DMA应用场景，上一次计算的结果可以作为下一次计算的输出，具有重复性及灵活性。
装置实施例
参见图6，该图为本申请实施例提供的一种地址计算阵列管理装置结构示意图，包括：
启动计算使能获取模块601，用于获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；
内部启动流水阵列有效标志设置模块602，用于在T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；
内部启动流水阵列有效标志锁存信号设置模块603，用于在T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；
各地址流水累加阵列计算模块604，用于在T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。
可选的，所述内部启动流水阵列有效标志设置模块604，包括：
矩阵元素比较子模块，用于将矩阵中16个元素分别比较，判断首地址块剩余空间与块地址边界的累加值之和是否大于访问地址长度且内部启动流水阵列有效标志锁存信号是否为高脉冲信号；
匹配到元素有效电平信号第一设置子模块，用于在若均是时，将匹配到元素有效电平信号置为1，并将块地址边界的累加值锁存该元素内容赋给s_dssize_inc_lck，将块地址边界与跳跃步长总和的累加值锁存该元素内容赋给s_addr_inc_lck；
匹配到元素有效电平信号第二设置子模块，用于在若存在否时，将匹配到元素有效电平信号置为0；
计算结果输出子模块，用于根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果。
可选的，当每个地址流水累加阵列的逻辑在内部启动流水阵列有效标志为高脉冲信号时，所述块地址边界的累加值s_dssize_Nx，包括：
s_dssize_1x＝块地址边界；
s_dssize_2x＝块地址边界+块地址边界；
s_dssize_3x＝块地址边界+块地址边界+块地址边界；
……
s_dssize_Mx＝M个块地址边界的和；
所述块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，包括：
s_addr_inc_1x＝块地址边界+跳跃步长；
s_addr_inc_2x＝块地址边界+跳跃步长+块地址边界+跳跃步长；
s_addr_inc_3x＝块地址边界+跳跃步长+块地址边界+跳跃步长+块地址边界+跳跃步长；
……
s_addr_inc_Mx＝M个块地址边界+跳跃步长的和；
当匹配到元素有效电平信号为1时，每个时钟时刻保持各元素值，不再进行累加。
可选的，当每个地址流水累加阵列的逻辑在内部启动流水阵列有效标志为低脉冲信号时，所述块地址边界的累加值s_dssize_Nx，包括：
s_dssize_1x＝s_dssize_1x+s_dssize_Mx；
s_dssize_2x＝s_dssize_2x+s_dssize_Mx；
s_dssize_3x＝s_dssize_3x+s_dssize_Mx；
……
s_dssize_Mx＝s_dssize_Mx+s_dssize_Mx；
所述块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，包括：
s_addr_inc_1x＝s_addr_inc_1x+s_addr_inc_Mx；
s_addr_inc_2x＝s_addr_inc_2x+s_addr_inc_Mx；
s_addr_inc_3x＝s_addr_inc_3x+s_addr_inc_Mx；
……
s_addr_inc_Mx＝s_addr_inc_Mx+s_addr_inc_Mx；
当匹配到元素有效电平信号为1时，每个时钟时刻保持各元素值，不再进行累加。
可选的，在T0时刻启动计算使能为高脉冲信号且访问地址长度小于首地址块剩余空间时，所述计算结果输出子模块，具体用于：
计算下一次待写入地址＝起始地址+访问地址长度；
计算最后一个地址块内剩余长度＝首个地址块剩余空间-访问地址长度；
计算最后一个地址块已占用长度＝块地址边界-首个地址块剩余空间+访问地址长度；
计算计算结果有效信号＝2’b11。
可选的，在非T0时刻，检测到匹配到元素有效电平信号上升沿成立时，所述计算结果输出子模块，具体用于：
计算下一次待写入地址＝起始地址+s_addr_inc_lck-s_dssize_inc_lck+块地址边界；
计算最后一个地址块内剩余长度＝s_dssize_inc_lck+首个地址块剩余空间-访问地址长度；
计算最后一个地址块已占用长度＝块地址边界-s_dssize_inc_lck-首个地址块剩余空间+访问地址长度；
计算计算结果有效信号＝2’b01。
一种地址计算阵列管理装置，利用启动计算使能获取模块、内部启动流水阵列有效标志设置模块、内部启动流水阵列有效标志锁存信号模块以及各地址流水累加阵列计算模块，通过获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。利用启动计算使能高脉冲信号作为各地址流水累加阵列是否启动的判定标准，采用流水式将阵列逐列比对，能够缩小逻辑面积和大大的提高时序，采用地址阵列的方式，来规避了计算地址时所用到的除法和取余操作，能够计算出跨越的块地址边界的个数，即第几个元素匹配就是跨越了几个元素，从而能够计算出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号，以实现在地址不连续时计算出下一次数据访问的地址。
电子设备实施例
参见图7，该图为本申请实施例提供的一种电子设备结构示意图，包括：
存储器11，用于存储计算机程序；
处理器12，用于执行所述计算机程序时实现上述任意方法实施例所述的地址计算阵列管理方法的步骤。
在本实施例中，设备可以是车载电脑、PC(Personal Computer，个人电脑)，也可以是智能手机、平板电脑、掌上电脑、便携计算机等终端设备。
该设备可以包括存储器11、处理器12和总线13。
其中，存储器11至少包括一种类型的可读存储介质，所述可读存储介质包括闪存、硬盘、多媒体卡、卡型存储器(例如，SD或DX存储器等)、磁性存储器、磁盘、光盘等。存储器11在一些实施例中可以是设备的内部存储单元，例如该设备的硬盘。存储器11在另一些实施例中也可以是设备的外部存储设备，例如设备上配备的插接式硬盘，智能存储卡(SmartMedia Card,SMC)，安全数字(Secure Digital,SD)卡，闪存卡(Flash Card)等。进一步地，存储器11还可以既包括设备的内部存储单元也包括外部存储设备。存储器11不仅可以用于存储安装于设备的应用软件及各类数据，例如执行地址计算阵列管理方法的程序代码等，还可以用于暂时地存储已经输出或者将要输出的数据。
处理器12在一些实施例中可以是一中央处理器(Central Processing Unit,CPU)、控制器、微控制器、微处理器或其他数据处理芯片，用于运行存储器11中存储的程序代码或处理数据，例如执行地址计算阵列管理方法的程序代码等。
该总线13可以是外设部件互连标准(peripheral component interconnect，简称PCI)总线或扩展工业标准结构(extended industry standard architecture，简称EISA)总线等。该总线可以分为地址总线、数据总线、控制总线等。为便于表示，图7中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
进一步地，设备还可以包括网络接口14，网络接口14可选的可以包括有线接口和/或无线接口(如WI-FI接口、蓝牙接口等)，通常用于在该设备与其他电子设备之间建立通信连接。
可选地，该设备还可以包括用户接口15，用户接口15可以包括显示器(Display)、输入单元比如键盘(Keyboard)，可选的用户接口15还可以包括标准的有线接口、无线接口。可选地，在一些实施例中，显示器可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。其中，显示器也可以适当的称为显示屏或显示单元，用于显示在设备中处理的信息以及用于显示可视化的用户界面。
图7仅示出了具有组件11-15的设备，本领域技术人员可以理解的是，图7示出的结构并不构成对设备的限定，可以包括比图示更少或者更多的部件，或者组合某些部件，或者不同的部件布置。
可读存储介质实施例
本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述任意方法实施例所述的地址计算阵列管理方法的步骤。
其中，该存储介质可以包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置、电子设备及可读存储介质实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的装置、电子设备及可读存储介质实施例仅仅是示意性的，其中作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块提示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
以上所述，仅为本申请的一种具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应该以权利要求的保护范围为准。
Claims (10)
1.一种地址计算阵列管理方法，其特征在于，所述方法包括：
获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；
T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；
T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；
T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。
2.根据权利要求1所述的方法，其特征在于，当每个地址流水累加阵列的逻辑在内部启动流水阵列有效标志为高脉冲信号时，所述块地址边界的累加值s_dssize_Nx，包括：
s_dssize_1x＝块地址边界；
s_dssize_2x＝块地址边界+块地址边界；
s_dssize_3x＝块地址边界+块地址边界+块地址边界；
……
s_dssize_Mx＝M个块地址边界的和；
所述块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，包括：
s_addr_inc_1x＝块地址边界+跳跃步长；
s_addr_inc_2x＝块地址边界+跳跃步长+块地址边界+跳跃步长；
s_addr_inc_3x＝块地址边界+跳跃步长+块地址边界+跳跃步长+块地址边界+跳跃步长；
……
s_addr_inc_Mx＝M个块地址边界+跳跃步长的和；
当匹配到元素有效电平信号为1时，每个时钟时刻保持各元素值，不再进行累加。
3.根据权利要求1所述的方法，其特征在于，当每个地址流水累加阵列的逻辑在内部启动流水阵列有效标志为低脉冲信号时，所述块地址边界的累加值s_dssize_Nx，包括：
s_dssize_1x＝s_dssize_1x+s_dssize_Mx；
s_dssize_2x＝s_dssize_2x+s_dssize_Mx；
s_dssize_3x＝s_dssize_3x+s_dssize_Mx；
……
s_dssize_Mx＝s_dssize_Mx+s_dssize_Mx；
所述块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，包括：
s_addr_inc_1x＝s_addr_inc_1x+s_addr_inc_Mx；
s_addr_inc_2x＝s_addr_inc_2x+s_addr_inc_Mx；
s_addr_inc_3x＝s_addr_inc_3x+s_addr_inc_Mx；
……
s_addr_inc_Mx＝s_addr_inc_Mx+s_addr_inc_Mx；
当匹配到元素有效电平信号为1时，每个时钟时刻保持各元素值，不再进行累加。
4.根据权利要求1所述的方法，其特征在于，所述启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号，包括：
将矩阵中16个元素分别比较，判断首地址块剩余空间与块地址边界的累加值之和是否大于访问地址长度且内部启动流水阵列有效标志锁存信号是否为高脉冲信号；
若均是，将匹配到元素有效电平信号置为1，并将块地址边界的累加值锁存该元素内容赋给s_dssize_inc_lck，将块地址边界与跳跃步长总和的累加值锁存该元素内容赋给s_addr_inc_lck；
若存在否，将匹配到元素有效电平信号置为0；
根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果。
5.根据权利要求4所述的方法，其特征在于，在T0时刻启动计算使能为高脉冲信号且访问地址长度小于首地址块剩余空间时，所述根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果，包括：
下一次待写入地址＝起始地址+访问地址长度；
最后一个地址块内剩余长度＝首个地址块剩余空间-访问地址长度；
最后一个地址块已占用长度＝块地址边界-首个地址块剩余空间+访问地址长度；
计算结果有效＝2’b11。
6.根据权利要求4所述的方法，其特征在于，在非T0时刻，检测到匹配到元素有效电平信号上升沿成立时，所述根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果，包括：
下一次待写入地址＝起始地址+s_addr_inc_lck-s_dssize_inc_lck+块地址边界；
最后一个地址块内剩余长度＝s_dssize_inc_lck+首个地址块剩余空间-访问地址长度；
最后一个地址块已占用长度＝块地址边界-s_dssize_inc_lck-首个地址块剩余空间+访问地址长度；
计算结果有效＝2’b01。
7.一种地址计算阵列管理装置，其特征在于，所述装置包括：
启动计算使能获取模块，用于获取启动计算使能高脉冲信号，所述启动计算使能高脉冲信号伴随匹配起始地址、块边界地址、跳跃步长、访问地址长度以及首个地址块剩余空间信息；
内部启动流水阵列有效标志设置模块，用于在T0时刻，判断所述启动计算使能是否为高脉冲信号且所述访问地址长度是否大于等于所述首地址块剩余空间，若均是，在T1时刻将内部启动流水阵列有效标志置为有效，所述内部启动流水阵列有效标志有效时为高脉冲信号；
内部启动流水阵列有效标志锁存信号设置模块，用于在T1时刻，判断所述内部启动流水阵列有效标志是否为高脉冲信号，若是，在T2时刻将内部启动流水阵列有效标志锁存信号置为有效，所述内部启动流水阵列有效标志锁存信号有效时为高脉冲信号；
各地址流水累加阵列计算模块，用于在T1时刻及之后，启动各地址流水累加阵列计算下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号；所述地址流水累加阵列中每个时钟周期下阵列为M行，共16个时钟周期，等同于M*16的矩阵，每个矩阵的元素内容包括块地址边界的累加值s_dssize_Nx，以及块地址边界与跳跃步长总和的累加值s_addr_inc_Nx，其中，N的取值为1～M之间的整数，包括1和M；所述T0时刻早于所述T1时刻早于所述T2时刻。
8.根据权利要求7所述的装置，其特征在于，所述内部启动流水阵列有效标志设置模块，包括：
矩阵元素比较子模块，用于将矩阵中16个元素分别比较，判断首地址块剩余空间与块地址边界的累加值之和是否大于访问地址长度且内部启动流水阵列有效标志锁存信号是否为高脉冲信号；
匹配到元素有效电平信号第一设置子模块，用于在若均是时，将匹配到元素有效电平信号置为1，并将块地址边界的累加值锁存该元素内容赋给s_dssize_inc_lck，将块地址边界与跳跃步长总和的累加值锁存该元素内容赋给s_addr_inc_lck；
匹配到元素有效电平信号第二设置子模块，用于在若存在否时，将匹配到元素有效电平信号置为0；
计算结果输出子模块，用于根据同矩阵中各元素的比对，输出下一次待写入地址、最后一个地址块内剩余长度、最后一个地址块已占用长度以及计算结果有效信号的计算结果。
9.一种电子设备，其特征在于，包括：
存储器，用于存储计算机程序；
处理器，用于执行所述计算机程序时实现如权利要求1-6任一项所述地址计算阵列管理方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1-6任一项所述地址计算阵列管理方法的步骤。
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