CN117424615B - 一种多级处理器基带架构及接收机 - Google Patents
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Abstract
本发明提供一种多级处理器基带架构及接收机，所述多级处理器基带架构包括信号处理单元、第一处理器以及至少一处理器集合，其中，第一处理器被配置为接收RDSS信号及信号处理单元输出的通信数据，处理器集合被配置为控制信号处理单元根据RDSS信号生成通信数据。本申请通过第一处理器接受RDSS信号以及通信数据，并设置处理器集合控制信号处理单元根据RDSS信号生成通信数据，使得第一处理器无需负责RDSS信号相关的运算控制，减小了对第一处理器的工作负荷，从而极大的降低了第一处理器的算力要求，改善了相关技术中，处理RDSS信号时对处理器的算力要求较高的技术问题。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种多级处理器基带架构及接收机。
背景技术
随着经济技术的发展和人们生活水平的提高，导航技术已经广泛应用于人们的生产和生活当中，给人们的生产和生活带来了无尽的便利。北斗导航系统中的RDSS（RadioDetermination Satellite Service，卫星无线电测定服务）短报文系统，兼具短报文通信和定位能力，其通信符号速率最高达到32kbps，且同时有多个波束。
相关技术中，基于单处理器基带架构来处理RDSS信号，跟踪通道最快每0.03125ms产生一个中断，而部分RDSS信号同时有多个跟踪通道需要处理，处理器需在该时间内完成多个通道的捕获转跟踪（A2T）、载波环、码环环路滤波、载噪比（CNR）、电文译码调度、帧搜索和协议解析等大量运算和调度，对处理器的算力有非常严苛的要求，从而导致应用成本以及开发难度的增加。
发明内容
本发明的实施例提供一种多级处理器基带架构及接收机，以改善相关技术中，处理RDSS信号时对处理器的算力要求较高的技术问题。
为解决上述问题，本发明提供的技术方案如下：
第一方面，本申请实施例提供一种多级处理器基带架构，包括：信号处理单元、第一处理器以及至少一处理器集合，其中，所述第一处理器被配置为接收RDSS信号及发送所述信号处理单元输出的通信数据，所述处理器集合被配置为控制所述信号处理单元根据所述RDSS信号生成所述通信数据。
在一实施例中，所述处理器集合包括：第一集合，与所述第一处理器以及所述信号处理单元通信连接，被配置为控制所述信号处理单元对所述RDSS信号进行直接序列扩频信号跟踪并输出对应的积分符号；第二集合，与所述第一处理器以及所述信号处理单元通信连接，被配置为控制所述信号处理单元对各跟踪通道输出的所述积分符号进行解调和帧同步；以及第三集合，与所述第一处理器以及所述信号处理单元集合通信连接，被配置为控制所述信号处理单元对解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测，以得到所述通信数据。
在一实施例中，所述信号处理单元包括环路运算单元和跟踪通道簇，所述第一集合包括第一逻辑子集和第一处理器子集；其中，所述跟踪通道簇和所述环路运算单元被配置为对所述RDSS信号进行直接序列扩频信号跟踪并输出对应的积分符号；所述第一处理器子集用于所述跟踪通道簇和环路运算单元之间的配合和调度控制，所述第一逻辑子集用于所述第一处理器子集与所述第一处理器、所述跟踪通道簇以及所述环路运算单元之间的通信。
在一实施例中，所述跟踪通道簇包括第一子通道簇、第二子通道簇以及第三子通道簇，所述第一逻辑子集包括第一专用逻辑单元、第二专用逻辑单元以及第三专用逻辑单元，所述第一处理器子集包括第二处理器、第三处理器以及第四处理器；其中，所述第一专用逻辑单元和所述第二处理器用于对所述第一子通道簇进行运算复用及环路运算控制，所述第二专用逻辑单元和所述第三处理器用于对所述第二子通道簇进行运算复用及环路运算控制，所述第三专用逻辑单元和所述第四处理器用于对所述第三子通道簇进行运算复用及环路运算控制。
在一实施例中，所述信号处理单元包括解调同步单元，所述第二集合包括第二逻辑子集以及第二处理器子集；其中，所述解调同步单元对多个所述跟踪通道输出的积分符号进行解调和帧同步处理；所述第二处理器子集用于所述解调同步单元的调度，所述第二逻辑子集用于所述第二处理器子集与所述第一处理器、所述解调同步单元之间的通信。
在一实施例中，所述第二逻辑子集包括第四专用逻辑单元，所述第二处理器子集包括第五处理器；其中，所述第四专用逻辑单元和所述第五处理器对各所述跟踪通道中输出的积分符号进行BPSK解调和帧同步处理。
在一实施例中，所述信号处理单元包括译码器单元，所述第三集合包括第三逻辑子集以及第三处理器子集；其中，所述译码器单元根据所述解调同步单元输出的解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测；所述第三处理器子集用于根据不同的RDSS帧结构对所述译码器单元进行配置和调用，所述第三逻辑子集用于所述第三处理器子集与所述第一处理器和所述译码器单元之间的通信。
在一实施例中，所述第三逻辑子集包括第五专用逻辑单元，所述第三处理器子集包括第六处理器；其中，所述第五专用逻辑单元和所述第六处理器控制所述译码器单元对解调和帧同步后的所述积分符号进行译码以得到所述通信数据，并将解析出的所述通信数据发送至所述第一处理器。
在一实施例中，所述第五专用逻辑单元包括DMA控制器，所述通信数据通过所述DMA控制器发送至所述第一处理器。
第二方面，本申请实施例还提供一种接收机，所述接收机包括如上任一实施例所述的多级处理器基带架构。
本发明的有益效果为：通过第一处理器接受RDSS信号以及通信数据，并设置处理器集合控制信号处理单元根据所述RDSS信号生成所述通信数据，使得所述第一处理器无需负责所述RDSS信号相关的运算控制，减小了对所述第一处理器的工作负荷，从而极大的降低了所述第一处理器的算力要求，改善了相关技术中，处理RDSS信号时对处理器的算力要求较高的技术问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
附图1为本发明的一实施例中的多级处理器基带架构的模块结构示意图；
附图2为本发明的一实施例中的多级处理器基带架构的部分模块结构示意图一；
附图3为本发明的一实施例中的多级处理器基带架构的部分模块结构示意图二；
附图4为本发明的一实施例中的多级处理器基带架构的部分模块结构示意图三。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着经济技术的发展和人们生活水平的提高，导航技术已经广泛应用于人们的生产和生活当中，给人们的生产和生活带来了无尽的便利。
北斗导航系统中的RDSS（Radio Determination Satellite Service，卫星无线电测定服务）短报文系统，兼具短报文通信和定位能力，其通信符号速率最高达到32kbps，且同时有多个波束。
相关技术中，基于单处理器基带架构来处理RDSS信号，跟踪通道最快每0.03125ms产生一个中断，而北斗二号和北斗三号的RDSS信号同时有数十个跟踪通道需要处理，处理器需在0.03125ms内，完成数十个通道的捕获转跟踪（A2T）、载波环、码环环路滤波、载噪比（CNR）、电文译码调度、帧搜索和协议解析等大量运算和调度，处理器的负担较大，需要算力较高的处理器来完成，从而导致成本以及开发难度的增加。
本发明的实施例提供一种处理器基带架构及接收机，以改善相关技术中，处理RDSS信号时对处理器的算力要求较高的技术问题。
图1为本申请实施例中多级处理器基带架构的模块示意图，其示出了所述多级处理器基带架构所包含的主要模板。
请参照图1，所述多级处理器基带架构包括信号处理单元、第一处理器以及至少一处理器集合。
所述第一处理器用于整个RDSS通信的接收工作，如接收RDSS信号、对所述信号处理单元输出的通信数据进行协议处理和帧内解析后，将用户数据通过UART口给到上位机等。
所述处理器集合负责所述信号处理单元之间的配合和调度控制，如硬件逻辑模块的控制、关联运算等。在所述处理器集合控制下，所述信号处理单元根据所述RDSS信号生成所述通信数据。
需要进行说明的是，本实施例中，由于所述第一处理器仅用于接受所述RDSS信号，以及对所述信号处理单元输出的通信数据进行协议处理和帧内解析等，对所述RDSS信号的处理全部由所述处理器集合控制所述信号梳理单元完成，使得所述第一处理器的运算控制等大大减小，极大的降低了所述第一处理器的负荷，从而降低了所述第一处理器的算力要求。
本实施例中，通过第一处理器接受RDSS信号以及通信数据，并设置处理器集合控制信号处理单元根据所述RDSS信号生成所述通信数据，使得所述第一处理器无需负责所述RDSS信号相关的运算控制，减小了对所述第一处理器的工作负荷，从而极大的降低了所述第一处理器的算力要求，改善了相关技术中，处理RDSS信号时对处理器的算力要求较高的技术问题。
在一实施例中，所述处理器集合包括第一集合、第二集合、以及第三集合。所述第一集合与所述第一处理器以及所述信号处理单元通信连接。所述第二集合与所述第一处理器以及所述信号处理单元通信连接。所述第三集合与所述第一处理器以及所述信号处理单元集合通信连接。
所述第一集合被配置为控制所述信号处理单元对所述RDSS信号进行直接序列扩频信号跟踪并输出对应的积分符号，如完成多个信号通道（波束）的相干积分、鉴频、鉴相、二阶环路和三阶环路等直接序列扩频信号跟踪所需的运算功能。所述第二集合被配置为控制所述信号处理单元对各跟踪通道输出的所述积分符号进行解调和帧同步处理。所述第三集合被配置为控制所述信号处理单元对解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测，以得到所述通信数据。
可以理解的，在相关技术中，上述控制所述信号处理单元对所述RDSS信号进行直接序列扩频信号跟踪、对各跟踪通道输出的所述积分符号进行解调和帧同步处理以及对解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测的进程均由所述第一处理器进行运算控制，故对所述第一处理器的算力要求较高。而本申请中，所述第一集合分担了对所述RDSS信号进行直接序列扩频信号跟踪的运算控制，所述第二集合分担了对各跟踪通道输出的所述积分符号进行解调和帧同步处理的运算控制，所述第三集合分担了对解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测，以得到所述通信数据的运算控制，极大的减小了所述第一处理器的负荷，从而降低通信过程中对所述第一处理器的算力要求。
在一实施例中，所述信号处理单元包括环路运算单元和跟踪通道簇，所述第一集合包括第一逻辑子集和第一处理器子集；其中，所述跟踪通道簇和所述环路运算单元被配置为对所述RDSS信号进行直接序列扩频信号跟踪并输出对应的积分符号；所述第一处理器子集用于所述跟踪通道簇和环路运算单元之间的配合和调度控制，所述第一逻辑子集用于所述第一处理器子集与所述第一处理器、所述跟踪通道簇以及所述环路运算单元之间的通信。
图2为本申请实施例中一多级处理器基带架构的模块示意图，其示出了所述多级处理器基带架构的模块示意图。
请参照图2至图4，所述跟踪通道簇包括多个跟踪通道，为便于下述实施例中的描述及理解，将多个所述跟踪通道划分为第一子通道簇、第二子通道簇以及第三子通道簇。
如图4所示，为降低第一集合中处理器和专用逻辑单元的运算压力，在所述第一逻辑子集中设置多个逻辑子集和专用逻辑单元分别处理一子通道簇。如所述第一逻辑子集包括第一专用逻辑单元、第二专用逻辑单元以及第三专用逻辑单元，所述第一处理器子集包括第二处理器、第三处理器以及第四处理器。所述第一专用逻辑单元和所述第二处理器对所述第一子通道簇进行运算复用及环路运算控制，所述第二专用逻辑单元和所述第三处理器对所述第二子通道簇进行运算复用及环路运算控制，所述第三专用逻辑单元和所述第四处理器用于对所述第三子通道簇进行运算复用及环路运算控制。
如在一些实施例中，所述跟踪通道簇包括24个跟踪通道，第一子通道簇包括0~7通道，所述第二子通道簇包括8~15通道，所述第三子通道簇包括16~23通道。所述第一专用逻辑单元和所述第二处理器对应跟踪所述第一子通道簇的0~7通道的除法运算、atan运算、FFT运算复用和环路运算控制。所述第二专用逻辑单元和所述第三处理器对应跟踪通道簇的8~15通道的各项运算复用和环路运算控制。所述第三专用逻辑单元和所述第四处理器对应跟踪通道簇的16~23通道的各项运算复用和环路运算控制。所述第二处理器至所述第四处理器由于分别负责部分通道的运算及环路控制，故对每个所述处理器的算力要求较低，因此所述第二处理器至所述第四处理器可均采用xilinx的picroBlaze 8位超低成本处理器实现，该处理器的逻辑资源占用约200LE，占1个18kbit-BRAM。所述第一专用逻辑单元至所述第三专用逻辑单元支持与所述第一处理器的总线互联、以及与所述跟踪通道和环路运算模块的接口控制，包括与picroBlaze的IO互联。
可以理解的，在具体应用中，处理器集合中处理器和专用逻辑单元的数量是可调整的，根据实际应用所需的处理器性能要求，来增加或减少处理器个数，使得处理器的负荷相对均衡，所以只需成本较低的处理器即可，如8位处理器即可满足要求。若系统的运算量增大，只需要增加配相应处理器和专用逻辑单元的数量，即可实现系统升级。同时，所述第二处理器至所述第四处理器通过所述第一专用逻辑单元至所述第三专用逻辑单元来桥接受控的模块，与所述第一处理器之间无直接访问关系，从而可以减少处理器之间的互操作。
如图2所示，所述跟踪通道簇和所述环路运算单元，用于完成多个信号通道（波束）的相干积分、鉴频、鉴相、二阶环路和三阶环路等直接序列扩频信号跟踪所需的运算功能。在上述实施例中，所述跟踪通道簇和环路运算单元使用了三组跟踪通道簇以及配套的三组环路运算单元，每个通道簇有8个物理通道，共支持24个通道的处理。所述跟踪通道与环路之间的配合，各个跟踪通道的捕获转跟踪、跟踪相关器峰值跳变、锁频环到锁相环的切换、环路带宽的切换等，均通过所述第二处理器至所述第四处理器来进行调度。同时，所述第二处理器至所述第四处理器根据环路鉴相运算的结果，来判断某通道是否锁定或失锁，从而进行对应通道的锁定或释放操作。
上述实施例中，所述跟踪通道簇和所述环路运算单元可以采用复用设计，也可以采用并行和复用混合的设计，其复用的控制、环路运算的调度等通过与配套的处理器和专用逻辑完成，可以理解的，所述处理器适合做复杂的调度控制。
如图3所示，在一实施例中，所述信号处理单元包括解调同步单元，所述第二集合包括第二逻辑子集和第二处理器子集。其中，所述解调同步单元对多个所述跟踪通道输出的积分符号进行解调和帧同步处理；所述第二处理器子集用于所述解调同步单元的调度，所述第二逻辑子集用于所述第二处理器子集与所述第一处理器、所述解调同步单元之间的通信。
如图4所示，具体的，所述第二逻辑子集包括第四专用逻辑单元，所述第二处理器子集包括第五处理器。所述解调同步单元在所述第四专用逻辑单元和所述第五处理器的控制下，完成各所述跟踪通道输出的积分符号的解调BPSK解调，并根据解调结果信息，进行帧头的搜索处理。本实施例中的帧头搜索用的滑动相关器，集成于所述第四专用逻辑单元中，以方便多个所述跟踪通道对其复用（由所述第五处理器进行调度）。在帧头搜索完成帧同步后，所述解调同步单元的数据将通过DMA的方式输送至下述实施例中改的译码器单元的缓存中。本实施例中的DMA控制器在下述实施例中所述的第五专用逻辑单元中统一实现。
所述第四专用逻辑单元还实现桥接接口和与所述解调同步单元相关的可复用计算功能单元。
在具体应用中，所述解调同步单元中的符号解调由所述第四专用逻辑单元完成，所述帧同步处理与具体的帧格式有关，可通过对所述第五处理器的编程完成，因此，在一定程度上支持帧格式和协议的升级。同时，所述解调同步单元符号解调后的帧数据，通过硬实现的DMA方式给到所述译码器单元，从而进一步减少了所述处理器的参与，降低了处理器负荷。
在一实施例中，所述信号处理单元包括译码器单元，所述第三集合包括第三逻辑子集以及第三处理器子集；其中，所述译码器单元根据所述解调同步单元输出的解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测；所述第三处理器子集用于根据不同的RDSS帧结构对所述译码器单元进行配置和调用，所述第三逻辑子集用于所述第三处理器子集与所述第一处理器和所述译码器单元之间的通信。
所述第三逻辑子集包括第五专用逻辑单元，所述第三处理器子集包括第六处理器；其中，所述第五专用逻辑单元和所述第六处理器控制所述译码器单元对解调和帧同步后的所述积分符号进行译码以得到所述通信数据，并将解析出的所述通信数据发送至所述第一处理器。
具体地，所述译码器单元根据buf（缓冲器/缓冲区域）中数据的状态，通过所述第五处理器给出的握手信号信息，在所述第五专用逻辑单元和所述第六处理器控制的控制下，调用当前buf（缓冲器/缓冲区域）中的帧对应的译码器进行译码，最终解析出来的RDSS通信数据，通过所述第五专用逻辑单元中的DMA控制器回传到所述第一处理器，所述第一处理器再将收到的所述通信数据经过协议处理和帧内解析后，将用户数据通过UART口给到上位机，完成整个RDSS的通信接收工作。
在上述实施例中，所述译码器单元在所述第五专用逻辑单元和所述第六处理器的控制下完成各通道解调后符号的信道译码和CRC检测等功能，如完成包括卷积译码、turbo译码等信道译码功能。所述第五专用逻辑单元实现桥接接口和与所述译码器单元相关的可复用计算功能单元，以及负责根据不同的RDSS帧结构，对译码器单元进行配置和调用，并进行CRC校验，最终解析出来的RDSS通信数据，通过DMA给到所述第一处理器。
在一些实施例中，所述第一处理器采用MicroBlaze 32位微处理器。
本申请实施例还提供一种接收机，所述接收机包括如上实施例中任一实施方式中所述的多级处理器基带架构。所述接收机的基带部分基于商用xilinx FPGA V690T芯片，并采用上述实施例中的架构实现。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (8)
1.一种多级处理器基带架构，其特征在于，包括：
信号处理单元、第一处理器以及至少一处理器集合，其中，所述第一处理器被配置为接收RDSS信号及所述信号处理单元输出的通信数据，所述处理器集合被配置为控制所述信号处理单元根据所述RDSS信号生成所述通信数据；
其中，所述处理器集合包括：
第一集合，与所述第一处理器以及所述信号处理单元通信连接，被配置为控制对所述RDSS信号进行信号跟踪并输出对应的积分符号；
第二集合，与所述第一处理器以及所述信号处理单元通信连接，被配置为控制所述信号处理单元对各跟踪通道输出的所述积分符号进行解调和帧同步；以及
第三集合，与所述第一处理器以及所述信号处理单元集合通信连接，被配置为控制所述信号处理单元对解调和帧同步后的所述积分符号进行译码冗余校验检测，以得到所述通信数据；
其中，所述控制对所述RDSS信号进行信号跟踪并输出对应的积分符号包括：对所述RDSS信号进行直接序列扩频信号跟踪并输出对应的积分符号；
所述控制所述信号处理单元对解调和帧同步后的所述积分符号进行译码冗余校验检测包括：控制所述信号处理单元对解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测；
其中，所述信号处理单元包括环路运算单元和跟踪通道簇，所述第一集合包括第一逻辑子集和第一处理器子集；
其中，所述跟踪通道簇和所述环路运算单元被配置为对所述RDSS信号进行直接序列扩频信号跟踪并输出对应的积分符号；
所述第一处理器子集用于所述跟踪通道簇和环路运算单元之间的配合和调度控制，所述第一逻辑子集用于所述第一处理器子集与所述第一处理器、所述跟踪通道簇以及所述环路运算单元之间的通信。
2.根据权利要求1所述的多级处理器基带架构，其特征在于，所述跟踪通道簇包括第一子通道簇、第二子通道簇以及第三子通道簇，所述第一逻辑子集包括第一专用逻辑单元、第二专用逻辑单元以及第三专用逻辑单元，所述第一处理器子集包括第二处理器、第三处理器以及第四处理器；
其中，所述第一专用逻辑单元和所述第二处理器用于对所述第一子通道簇进行运算复用及环路运算控制，所述第二专用逻辑单元和所述第三处理器用于对所述第二子通道簇进行运算复用及环路运算控制，所述第三专用逻辑单元和所述第四处理器用于对所述第三子通道簇进行运算复用及环路运算控制。
3.根据权利要求1所述的多级处理器基带架构，其特征在于，所述信号处理单元包括解调同步单元，所述第二集合包括第二逻辑子集和第二处理器子集；
其中，所述解调同步单元对多个所述跟踪通道输出的积分符号进行解调和帧同步处理；
所述第二处理器子集用于所述解调同步单元的调度，所述第二逻辑子集用于所述第二处理器子集与所述第一处理器、所述解调同步单元之间的通信。
4.根据权利要求3所述的多级处理器基带架构，其特征在于，所述第二逻辑子集包括第四专用逻辑单元，所述第二处理器子集包括第五处理器；
其中，所述第四专用逻辑单元和所述第五处理器对各所述跟踪通道中输出的积分符号进行BPSK解调和帧同步处理。
5.根据权利要求3所述的多级处理器基带架构，其特征在于，所述信号处理单元包括译码器单元，所述第三集合包括第三逻辑子集以及第三处理器子集；
其中，所述译码器单元根据所述解调同步单元输出的解调和帧同步后的所述积分符号进行信道译码和循环冗余校验检测；
所述第三处理器子集用于根据不同的RDSS帧结构对所述译码器单元进行配置和调用，所述第三逻辑子集用于所述第三处理器子集与所述第一处理器和所述译码器单元之间的通信。
6.根据权利要求5所述的多级处理器基带架构，其特征在于，所述第三逻辑子集包括第五专用逻辑单元，所述第三处理器子集包括第六处理器；
其中，所述第五专用逻辑单元和所述第六处理器控制所述译码器单元对解调和帧同步后的所述积分符号进行译码以得到所述通信数据，并将解析出的所述通信数据发送至所述第一处理器。
7.根据权利要求6所述的多级处理器基带架构，其特征在于，所述第五专用逻辑单元包括DMA控制器，所述通信数据通过所述DMA控制器发送至所述第一处理器。
8.一种接收机，其特征在于，所述接收机包括如权利要求1至7任一项所述的多级处理器基带架构。
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Citations (6)
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| CN117424615A (zh) | 2024-01-19 |
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