CN117348998A - 应用于检测计算的加速芯片架构及计算方法 - Google Patents

应用于检测计算的加速芯片架构及计算方法 Download PDF

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Abstract

本发明是关于应用于检测计算的加速芯片架构及计算方法。其中，芯片架构包括：存储阵列；计算阵列；控制模块，用于接收上层信息并生成计算任务指令，基于人工智能计算指令或通信计算指令，调度相应的存储单元和计算单元完成人工智能计算或通信计算；人工智能指令模块用于基于人工智能计算与通信计算指令，调度人工智能指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成人工智能计算；信号处理指令模块用于基于人工智能计算与通信计算指令，调度信号处理指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成通信计算。本申请提出的新的芯片架构，实现多类型任务并行计算驱动，以最大化使用芯片计算性能。

Description

应用于检测计算的加速芯片架构及计算方法
技术领域
本发明涉及计算机技术领域，尤其涉及应用于检测计算的加速芯片架构及方法。
背景技术
传统的计算芯片应用场景中，人工神经网络计算和通信算法计算往往为两个相对独立的模块和功能，这使得在既需要人工神经网络计算又需要信号处理计算的硬件终端上，需要配置两块相互独立的芯片模组，这会导致终端体积较大功耗较高，也无法很好的适应多场景的灵活应用。
为了进一步提升芯片计算性能和适用场景，需要设计新的芯片架构和方案以解决这一问题。
发明内容
为克服相关技术中存在的问题，本发明的实施例提供一种应用于检测计算的加速芯片架构及方法。技术方案如下：
根据本发明的实施例的第一方面，提供一种应用于检测计算的加速芯片架构，包括：
存储阵列，包括多个存储单元；
计算阵列，包括多个计算单元；
控制模块，用于接收上层信息并生成计算任务指令，所述计算任务指令包括人工智能计算与通信计算指令、人工智能计算指令或通信计算指令，还用于基于所述人工智能计算指令或通信计算指令，调度相应的存储单元和计算单元完成人工智能计算或通信计算；
指令模块，包括人工智能指令模块和信号处理指令模块；其中，人工智能指令模块用于基于所述人工智能计算与通信计算指令，调度人工智能指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成人工智能计算；信号处理指令模块用于基于所述人工智能计算与通信计算指令，调度信号处理指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成通信计算。
在本申请一实施例中，所述控制模块还用于：计算任务指令包括多任务时，为每个任务分配不同的优先级。
在本申请一实施例中，所述控制模块还用于：当计算单元出现冲突和/或存储单元出现冲突时，配置低优先级任务重新确定新的计算单元和/或存储单元。
在本申请一实施例中，还包括：
多任务冲突预处理模块，用于在所述存储阵列中设置多任务冲突时的备用存储单元，以及在所述计算阵列中设置多任务冲突时的备用计算单元
根据本发明的实施例的第二方面，提供一种应用于检测计算的加速芯片的计算方法，应用于上述的芯片架构，包括：
为人工智能指令模块和信号处理指令模块配置并存储各任务对应的存储单元和计算单元；
控制模块接收上层信息并生成计算任务指令，所述计算任务指令包括人工智能计算与通信计算指令、人工智能计算指令或通信计算指令；
若生成的是人工智能计算指令或通信计算指令，则控制模块在整个存储阵列和计算阵列中确定对应的存储单元和计算单元以执行人工智能计算指令或通信计算指令中的计算任务；
若生成的是人工智能计算与通信计算指令，则人工智能指令模块和信号处理指令模块分别基于各自存储的各任务对应的存储单元和计算单元的编号，确定对应的存储单元和计算单元以执行人工智能计算与通信计算指令中的计算任务。
在本申请一实施例中，所述方法还包括：
控制模块为多任务分配不同的优先级，按照优先级执行计算任务。
在本申请一实施例中，所述方法还包括：
当计算单元出现冲突和/或存储单元出现冲突时，控制模块配置低优先级任务重新确定新的计算单元和/或存储单元。
在本申请一实施例中，所述方法还包括：
计算单元出现冲突时直接调度备用计算单元，以及，存储单元出现冲突时直接调度备用存储单元。
本发明的实施例提供的技术方案，在控制模块的驱动下，可以实现多类型任务并行计算驱动，不同的任务会调用不同的计算单元和存储单元，以最大化使用芯片计算性能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是根据一示例性实施例示出的应用于检测计算的加速芯片架构的示意图。
图2是根据一示例性实施例示出的应用于检测计算的加速芯片架构的示意图。
图3是根据一示例性实施例示出的应用于检测计算的加速芯片的计算方法的流程图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
本申请实施例提供一种新的芯片架构，构建多端口多存储阵列的并行计算机制，在芯片内部设置较多的输入输出端口和存储单元形成阵列，并通过控制模块和与其进行联动的人工智能指令模块和信号处理指令模块对用于计算的输入输出端口和存储单元进行自定义组合。示例的，如图1所示，该应用于检测计算的加速芯片架构，包括：
存储阵列101，包括多个存储单元；
计算阵列102，包括多个计算单元；
控制模块103，用于接收上层信息并生成计算任务指令，所述计算任务指令包括人工智能计算与通信计算指令、人工智能计算指令或通信计算指令，并且基于所述人工智能计算指令或通信计算指令，调度相应的存储单元和计算单元完成人工智能计算或通信计算；
指令模块，包括人工智能指令模块104和信号处理指令模块105；其中，人工智能指令模块104用于基于所述人工智能计算与通信计算指令，调度人工智能指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成人工智能计算；信号处理指令模块105用于基于所述人工智能计算与通信计算指令，调度信号处理指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成通信计算。
在本申请一实施例中，所述控制模块103还用于：计算任务指令包括多任务时，为每个任务分配不同的优先级。
在本申请一实施例中，如图2所示，还包括：
多任务冲突预处理模块106，用于在所述存储阵列101中设置多任务冲突时的备用存储单元，以及在所述计算阵列102中设置多任务冲突时的备用计算单元。
本申请提出的新的芯片架构，在控制模块的驱动下，通过合理的计算任务指令的处理，可以实现多类型任务并行计算驱动，以最大化使用芯片计算性能。芯片内部本身可以同时执行“人工智能任务一”、“人工智能任务二”、“信号处理任务一”、“信号处理任务二”等多种不同类型的任务，不同的任务会调用不同的计算单元和存储单元，只要预先为不同的任务设置不同的计算单元、存储单元序列编号即可。优选的，在多任务分配时执行不同的优先级排序，即为每个任务分配不同的优先执行等级，当计算单元和存储单元出现冲突时，将冲突向控制模块进行反馈，控制模块配置低优先级任务自行寻找新的计算单元和存储单元。更进一步的，多任务冲突预处理模块针对多任务执行过程中可能遇到的计算资源冲突，预先设置冲突发生时的备用计算单元和备用存储单元，使得计算单元检测到冲突发生时并不需要将冲突进行上报进而寻求控制模块决策，而是直接在计算单元内部通过指令预先设置好的备用计算单元和存储单元进行新的计算调度即可，以进一步缩短冲突处理周期，加快计算进程和计算灵活度。
本发明实施例还提供一种应用于检测计算的加速芯片的计算方法，实现人工智能计算和通信计算一体化计算，应用于上述应用于检测计算的加速芯片架构，如图3所示，包括以下步骤S301-S304：
在步骤S301中，为人工智能指令模块和信号处理指令模块配置并存储各任务对应的存储单元和计算单元。
其中，在本申请一实施例中，预先为每一个计算单元和每一个存储单元设置特有编号。如图2所示，人工智能指令模块中可以预先存储人工智能任务1对应的计算单元的编号、存储单元的编号；人工智能任务2对应的计算单元的编号、存储单元的编号。信号处理指令模块中可以预先存储信号处理任务1对应的计算单元的编号、存储单元的编号；信号处理任务2对应的计算单元的编号、存储单元的编号等。
在步骤S302中，控制模块接收上层信息并生成计算任务指令，所述计算任务指令包括人工智能计算与通信计算指令、人工智能计算指令或通信计算指令。
在步骤S303中，若生成的是人工智能计算指令或通信计算指令，则控制模块在整个存储阵列和计算阵列中确定对应的存储单元和计算单元以执行人工智能计算指令或通信计算指令中的计算任务。
在步骤S304中，若生成的是人工智能计算与通信计算指令，则人工智能指令模块和信号处理指令模块分别基于各自存储的各任务对应的存储单元和计算单元的编号，确定对应的存储单元和计算单元以执行人工智能计算与通信计算指令中的计算任务。
本申请针对阵列并行式加速芯片的计算方法，由控制模块控制芯片整体数据流向，当同时需要进行人工智能计算任务与通信计算任务时，由人工智能指令模块和信号处理指令模块分别调用预先存储的任务对应的计算单元和存储单元的编号完成指定计算任务，最大化利用了存储单元和计算单元的灵活性。在该方案中，计算单元和存储单元阵列本身是固化的，但是每一条计算任务指令中对于存储单元和计算单元的可配置范围是灵活可变的，可以根据计算芯片当前执行的人工智能计算任务和通信计算任务的多少进行灵活调整。计算单元内部可以完成传统的加法、乘法、卷积、截位等数字运算，并根据对应的指令模块的指令进行灵活切换。整体芯片实现“灵活指令驱动+固化阵列单元”的工作模式，使得单独指令完成指定阵列调控范围内的有序计算，最终实现结果输出。
在本申请一实施例中，所述方法还包括步骤A：
步骤A：控制模块为多任务分配不同的优先级，按照优先级执行计算任务。
在本申请一实施例中，所述方法还包括步骤B：
步骤B：当计算单元出现冲突和/或存储单元出现冲突时，控制模块配置低优先级任务重新确定新的计算单元和/或存储单元。
在本申请一实施例中，所述方法还包括步骤C：
步骤C：计算单元出现冲突时直接调度备用计算单元，以及，存储单元出现冲突时直接调度备用存储单元。
下面通过实施例详细介绍实现过程。
以下是根据一示例性实施例示出的应用于检测计算的加速芯片的计算方法，该方法包括以下步骤：
在步骤S401中，应用于检测计算的加速芯片内部包含计算单元阵列和存储单元阵列，在芯片进行人工神经网络计算之前，指令模块包括人工智能指令模块和信号处理指令模块分别将内部指令清空。
在步骤S402中，为每一个计算单元和每一个存储单元设置特有编号，人工智能指令模块和信号处理指令模块中则分别存储和配置针对各自计算任务对应的计算单元模块和存储单元模块（即计算任务对应的计算单元和存储单元的编号），按照编号依次调用计算单元和存储单元就可以完成指定计算任务。计算单元和存储单元阵列本身是固化的但是指令的可配置范围是灵活可变的。
在步骤S403中，当计算任务开始执行时，控制模块将上层信息转化为计算任务指令，其中控制模块可以自行生成指令，也可以仅做指令的传递。芯片工作时，一共存在三种工作模式，第一种为仅做人工智能计算，第二种为仅做信号处理计算，第三种为同时做人工智能和信号处理计算。第一种和第二种工作模式时，控制模块在全部阵列中寻找对应的计算和存储单元进行操作即可，第三种工作模式时，由人工智能指令模块和信号处理指令模块分别在各自划定的阵列区域进行配置和操作。芯片同时存在三种状态之间的互相转换，各任务动用的计算资源包括存储阵列和计算阵列由控制模块、人工智能指令模块和信号处理指令模块进行指定，即每条指令自带限定计算资源范围，转换本身由控制模块和计算阵列由控制模块、人工智能指令模块触发。
在步骤S404中，芯片计算任务完成以后，退出计算，清空各模块数据，并输出最终结果和输出已完成指示。
以下是根据一示例性实施例示出的应用于检测计算的加速芯片的计算方法，该方法包括以下步骤：
在步骤S501中，应用于检测计算的加速芯片内部包含计算单元阵列和存储单元阵列，在芯片进行人工神经网络计算之前，指令模块包括人工智能指令模块和信号处理指令模块分别将内部指令清空。
在步骤S502中，为每一个计算单元和每一个存储单元设置特有编号，人工智能指令模块和信号处理指令模块中则分别存储和配置针对各自计算任务对应的计算单元模块和存储单元模块（即计算任务对应的计算单元和存储单元的编号），按照编号依次调用计算单元和存储单元就可以完成指定计算任务。计算单元和存储单元阵列本身是固化的但是指令的可配置范围是灵活可变的。
在步骤S503中，在人工智能指令模块和信号处理指令模块中预先设置冲突发生时的备用计算单元和存储单元。
针对多任务执行过程中可能遇到的计算资源冲突，则在指令模块中预先设置冲突发生时的备用计算单元和存储单元，使得计算单元检测到冲突发生时并不需要将冲突进行上报进而寻求控制模块决策，而是直接在计算单元内部通过指令预先设置好的备用计算单元和存储单元进行新的计算调度即可，以进一步缩短冲突处理周期，加快计算进程和计算灵活度。
在步骤S504中，当计算任务开始执行时，控制模块将上层信息转化为计算任务指令，其中控制模块可以自行生成指令，也可以仅做指令的传递。芯片工作时，一共存在三种工作模式，第一种为仅做人工智能计算，第二种为仅做信号处理计算，第三种为同时做人工智能和信号处理计算。第一种和第二种工作模式时，控制模块在全部阵列中寻找对应的计算和存储单元进行操作即可，第三种工作模式时，由人工智能指令模块和信号处理指令模块分别在各自划定的阵列区域进行配置和操作。芯片同时存在三种状态之间的互相转换，各任务动用的计算资源包括存储阵列和计算阵列由控制模块、人工智能指令模块和信号处理指令模块进行指定，即每条指令自带限定计算资源范围，转换本身可以由控制模块、人工智能指令模块和信号处理指令模块触发。
计算任务指令中可以包括多个任务，各任务之间分别进行对应计算资源的调用，并同步完成相应计算。例如芯片内部执行“人工智能任务一”“人工智能任务二”“信号处理任务一”“信号处理任务二”，不同的任务会调用不同的计算单元和存储单元，为其设置不同的单元序列编号即可。检测到冲突发生时并不需要将冲突进行上报进而寻求控制模块决策，而是直接在计算单元内部通过指令预先设置好的备用计算单元和存储单元进行新的计算调度即可，以进一步缩短冲突处理周期，加快计算进程和计算灵活度。
在一个实施例中，在多任务分配时执行不同的优先级排序，即为每个任务分配不同的优先执行等级，在一个实施例中，当计算单元和存储单元出现冲突时，将冲突向控制模块进行反馈，并配置低优先级任务自行寻找新的计算单元和存储单元。
在一个实施例中，备用计算单元和存储单元，是在执行计算任务之前，通过计算任务指令下发告知并完成配置，或通过控制模块接受计算任务并自行生成，生成规则为寻找与目标计算任务相近的空闲计算单元。
在步骤S505中，多个计算任务完成以后，退出计算，清空各模块数据，并输出最终结果和输出已完成指示。
本领域技术人员在考虑说明书及实践这里发明的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未发明的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (8)

1.一种应用于检测计算的加速芯片架构，其特征在于，包括：
存储阵列，包括多个存储单元；
计算阵列，包括多个计算单元；
控制模块，用于接收上层信息并生成计算任务指令，所述计算任务指令包括人工智能计算与通信计算指令、人工智能计算指令或通信计算指令，还用于基于所述人工智能计算指令或通信计算指令，调度相应的存储单元和计算单元完成人工智能计算或通信计算；
指令模块，包括人工智能指令模块和信号处理指令模块；其中，人工智能指令模块用于基于所述人工智能计算与通信计算指令，调度人工智能指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成人工智能计算；信号处理指令模块用于基于所述人工智能计算与通信计算指令，调度信号处理指令模块对应的存储阵列和计算阵列中相应的存储单元和计算单元完成通信计算。
2.根据权利要求1所述的芯片架构，其特征在于，
所述控制模块还用于：计算任务指令包括多任务时，为每个任务分配不同的优先级。
3.根据权利要求1所述的芯片架构，其特征在于，
所述控制模块还用于：当计算单元出现冲突和/或存储单元出现冲突时，配置低优先级任务重新确定新的计算单元和/或存储单元。
4.根据权利要求1所述的芯片架构，其特征在于，还包括：
多任务冲突预处理模块，用于在所述存储阵列中设置多任务冲突时的备用存储单元，以及在所述计算阵列中设置多任务冲突时的备用计算单元。
5.一种应用于检测计算的加速芯片的计算方法，应用于权利要求1-3中任一项所述的芯片架构，其特征在于，包括：
为人工智能指令模块和信号处理指令模块配置并存储各任务对应的存储单元和计算单元；
控制模块接收上层信息并生成计算任务指令，所述计算任务指令包括人工智能计算与通信计算指令、人工智能计算指令或通信计算指令；
若生成的是人工智能计算指令或通信计算指令，则控制模块在整个存储阵列和计算阵列中确定对应的存储单元和计算单元以执行人工智能计算指令或通信计算指令中的计算任务；
若生成的是人工智能计算与通信计算指令，则人工智能指令模块和信号处理指令模块分别基于各自存储的各任务对应的存储单元和计算单元的编号，确定对应的存储单元和计算单元以执行人工智能计算与通信计算指令中的计算任务。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
控制模块为多任务分配不同的优先级，按照优先级执行计算任务。
7.根据权利要求5所述的方法，其特征在于，所述方法还包括：
当计算单元出现冲突和/或存储单元出现冲突时，控制模块配置低优先级任务重新确定新的计算单元和/或存储单元。
8.根据权利要求5所述的方法，其特征在于，所述方法还包括：
计算单元出现冲突时直接调度备用计算单元，以及，存储单元出现冲突时直接调度备用存储单元。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117851070A (zh) * 2024-01-18 2024-04-09 北京怀美科技有限公司 应用于检测任务的计算芯片架构及计算方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112465129A (zh) * 2019-09-09 2021-03-09 上海登临科技有限公司 片内异构人工智能处理器
US11016810B1 (en) * 2019-11-26 2021-05-25 Mythic, Inc. Tile subsystem and method for automated data flow and data processing within an integrated circuit architecture
CN113553031A (zh) * 2021-06-04 2021-10-26 中国人民解放军战略支援部队信息工程大学 软件定义变结构计算架构及利用其实现的左右脑一体化资源联合分配方法
CN116362312A (zh) * 2021-12-23 2023-06-30 哲库科技(上海)有限公司 一种神经网络加速装置、方法、设备和计算机存储介质

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112465129A (zh) * 2019-09-09 2021-03-09 上海登临科技有限公司 片内异构人工智能处理器
US11016810B1 (en) * 2019-11-26 2021-05-25 Mythic, Inc. Tile subsystem and method for automated data flow and data processing within an integrated circuit architecture
CN113553031A (zh) * 2021-06-04 2021-10-26 中国人民解放军战略支援部队信息工程大学 软件定义变结构计算架构及利用其实现的左右脑一体化资源联合分配方法
CN116362312A (zh) * 2021-12-23 2023-06-30 哲库科技(上海)有限公司 一种神经网络加速装置、方法、设备和计算机存储介质

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117851070A (zh) * 2024-01-18 2024-04-09 北京怀美科技有限公司 应用于检测任务的计算芯片架构及计算方法
CN117851070B (zh) * 2024-01-18 2024-06-07 北京怀美科技有限公司 应用于检测任务的计算芯片架构及计算方法

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