CN117312195A - 半导体存储器装置 - Google Patents

半导体存储器装置 Download PDF

Info

Publication number
CN117312195A
CN117312195A CN202310049292.7A CN202310049292A CN117312195A CN 117312195 A CN117312195 A CN 117312195A CN 202310049292 A CN202310049292 A CN 202310049292A CN 117312195 A CN117312195 A CN 117312195A
Authority
CN
China
Prior art keywords
interface
memory
message
controller
protocol
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310049292.7A
Other languages
English (en)
Inventor
李东燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN117312195A publication Critical patent/CN117312195A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/062—Securing storage systems
    • G06F3/0622—Securing storage systems in relation to access
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0626—Reducing size or complexity of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/068—Hybrid storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1056—Simplification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/31—Providing disk cache in a specific location of a storage system
    • G06F2212/313—In storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Read Only Memory (AREA)

Abstract

本公开涉及一种包括主机所连接的各种类型的存储器的半导体存储器装置。半导体存储器装置100包括：储存存储器120，包括非易失性存储器125和控制非易失性存储器的非易失性存储器控制器121；主存储器130，包括易失性存储器135和控制易失性存储器的易失性存储器控制器131；以及访问控制器110，被配置为基于第一协议与外部装置20执行数据通信，基于第二协议与储存存储器执行数据通信，基于第三协议与主存储器执行数据通信，并且控制从外部装置对储存存储器和主存储器的访问。

Description

半导体存储器装置
技术领域
多种实施例涉及一种半导体存储器装置，并且更具体地，涉及一种包括主机所连接的各种类型的存储器的半导体存储器装置的结构。
背景技术
在诸如笔记本电脑、平板电脑、PDA和移动电话之类的移动装置的数据存储装置中，数据处理速度较快且临时存储数据的易失性存储器用作主存储器，而即使不通电也可以保留所存储的数据的非易失性存储器用作储存存储器。
过去，主存储器和储存存储器分开封装。然而，为了减小移动装置的尺寸和功耗，主存储器和储存存储器以多芯片封装的形式与控制器封装在一起。
在配置多芯片封装时，随着封装尺寸的减小，封装可以用作输入和输出的连接电极的数量可能受到限制。
发明内容
根据本公开的多种实施例，本公开的目的在于提供一种多芯片封装结构，能够尽可能地减少连接电极的数量和封装尺寸并且能够优化主机访问主存储器和储存存储器的性能。
本文件要解决的技术问题不限于上述技术问题。本领域的普通技术人员从下列描述中可以清楚地理解其它未提及的技术问题。
一个实施例是一种访问控制器，包括：第一接口111，被配置为基于第一协议与第一外部装置20执行数据通信；第二接口420，被配置为基于第二协议与包括非易失性存储器的第二外部装置120执行数据通信；第三接口430，被配置为基于第三协议与包括易失性存储器的第三外部装置130执行数据通信；控制器115，被配置为控制对非易失性存储器的访问；以及链路，被配置为处理通过第一接口接收的第一消息，基于第二协议生成第二消息并通过第二接口将第二消息传输到第二外部装置，基于第三协议生成第三消息并通过第三接口将第三消息传输到第三外部装置，或将经处理的第一消息传输到控制器。
另一个实施例是一种半导体存储器装置100，包括：储存存储器120，包括非易失性存储器125和控制非易失性存储器的非易失性存储器控制器121；主存储器130，包括易失性存储器135和控制易失性存储器的易失性存储器控制器131；以及访问控制器110，被配置为基于第一协议与外部装置20执行数据通信，基于第二协议与储存存储器执行数据通信，基于第三协议与主存储器进行数据通信并且控制从外部装置对储存存储器和主存储器的访问。
半导体存储器装置进一步包括衬底。访问控制器芯片设置在衬底上。多个主存储器芯片垂直堆叠在衬底两侧并且与访问控制器芯片间隔开。多个储存存储器芯片设置在多个主存储器芯片上，多个主存储器芯片设置在访问控制器芯片的两侧的同时垂直堆叠。
附图说明
图1至图3示出主机与电子装置中的主存储器和储存存储器连接的结构示例；
图4示出根据本公开的多种实施例的半导体存储器装置100的详细配置；
图5示出根据本公开的多种实施例的VMC 131的配置；
图6示出根据本公开的多种实施例的NVMC 121的配置；
图7至图10示出根据本公开的多种实施例的与NVM访问相关的操作；以及
图11是示出根据本公开的多种实施例的半导体存储器装置100中的每个芯片的排列结构的截面图。
具体实施方式
通过以下详细描述的实施例以及附图，本发明的特征、优点和实现方法将更加显而易见。然而，本发明不限于下面公开的实施例并且以各种不同形式实施。实施例对本发明进行了完整的公开，并且提供这些实施例是为了使本领域的技术人员充分理解本发明的范围。本发明仅由所附权利要求的范围限定。在整个公开中相同的附图标记对应于相同的元件。
本说明书中使用的术语仅用于描述本发明的具体实施例，并不旨在进行限制。在本说明书中，如果没有特别说明，单数形式的表述包括其复数形式的表述。说明书中使用的术语“包含”和/或“包含了”旨在指定说明书中提及的特征、数字、步骤、操作、组件、零件或其任何组合存在，并且不旨在排除存在或添加至少一个其他特征、数字、步骤、操作、组件、零件或其任意组合。
尽管可以使用诸如第一和第二等术语来描述各种组件，但是组件不受上述术语限制。术语仅用于将一个组件与其他组件区分开。因此，在本发明的精神内，下面将描述的第一组件可以是第二组件。除非另外定义，否则本文中使用的包括技术或科学术语在内的所有术语具有与本发明所属领域的技术人员通常理解的含义相同的含义。此外，词典中定义的常用术语只要在本申请中没有明确和具体地定义，这些术语就不应被理想地或过度地解释。
在下文中，将参照附图详细描述多种实施例。
通常，电子装置的应用处理器(AP)、中央处理单元(CPU)或主机连接到由数据处理速度较快并且可以临时存储数据的易失性存储器组成的主存储器，并且连接到由即使在不通电时也可以保留所存储的数据的非易失性存储器组成的储存存储器，从而可以执行所需的操作。
此处，主机可以以各种结构连接到主存储器和储存存储器。
图1至图3示出主机与电子装置中的主存储器和储存存储器连接的结构示例。
参照图1，电子装置可以包括直接连接到主机20并且单独提供的主存储器30和储存存储器10。储存存储器10可以包括控制器11和非易失性存储器(NVM)12。储存存储器10的控制器11可以通过主机接口与主机20连接，并且主机接口可以采用包括通用闪存接口(UFS)、NVMe、PCIe等的多种接口方法。主机20可以通过双倍数据速率(DDR)接口连接到主存储器30，并且可以直接控制主存储器30存储或读取数据。主存储器30可以是DDR同步动态随机存取存储器(SDRAM)，具体地，当电子装置是移动装置时，主存储器30可以是低功率双倍数据速率同步动态随机存取存储器(LPDDR SDRAM)。
在图1所示的电子装置的结构的情况下，主机20必须具有DDR接口和主机接口，并且随着外部连接电极数量的增加，主机20的封装尺寸和制造成本可能会相应地增加。另外，由于主存储器30和储存存储器10由不同的芯片或模块组成并且占据单独的空间，因此电子装置的整体尺寸可能会增加。当通用闪存接口用作主机接口时，通过串行数据传输读取和写入数据可能需要基本的延迟时间。
参照图2，图2提出的结构示出主存储器30和储存存储器10设置在由单个存储器芯片构成的半导体存储器装置40内。不同于图1的结构，由于储存存储器10和主存储器30设置在一个模块内，因此可以减小电子装置的整体尺寸。
在图2的结构中，储存存储器10的控制器11通过主机接口连接到主机20并且主存储器30通过DDR接口连接到主机20这一事实保持不变。在这种情况下，可以使用主机20的存储器访问操作，同时维持图1的结构中使用的操作而无需进行诸如修改接口的任何修改。然而，由于半导体存储器装置40必须具有包括DDR接口和主机接口(例如，UFS、NVMe、PCIe)的两个主机连接接口，因此所需的外部连接端子的数量增加，从而芯片的整体尺寸可能会增加。
参照图3，在图3提出的结构中，以类似于图2的方式，主存储器30和储存存储器10设置在由单个存储器芯片构成的半导体存储器装置50内。然而，与主机20的连接接口中去掉了DDR接口，只提供一个主机接口。
不同于图1的结构但类似于图2的结构，由于储存存储器10和主存储器30设置在单个芯片中，因此可以减小电子装置的整体尺寸。
此外，不同于图2的结构，由于储存存储器10和主存储器30通过一个主机接口连接，因此可以减少半导体存储器装置50所需的外部连接端子的数量。因此，可以减小半导体存储器装置50的尺寸。然而，在这种情况下，由于主机通过一个接口访问储存存储器10和主存储器30，因此可能需要修改主机20通常使用的存储器访问操作。使用图3的结构的半导体存储器装置50可以进一步包括通过主机接口60连接到主机20的控制器51。控制器51可以从主机20接收信号并且可以基于接收到的信号执行将信号传输到储存存储器10或主存储器30的功能。此处，控制器51、储存存储器10以及主存储器30之间的连接53可以是通过不同连接线执行的点对点连接、彼此之间的连接可以根据时间通过开关而改变的切换方法或通过使用共享总线相互连接的方法中的至少一种。
包括图1至图3所示的主机和半导体存储器装置的电子装置可以是诸如以下的移动装置：移动电话、智能手机、MP3播放器、笔记本计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐(IVI)系统等，或者可以是固定在某个位置并在该位置使用的装置，诸如个人计算机(PC)、服务器等。
主机20可以是CPU、处理器、微处理器或应用处理器(AP)，并且可以是电子装置的主控制单元。根据实施例，除了主控制单元之外，电子装置还可以包括辅助控制单元。辅助控制单元也可以用作单独的主机20。
主机接口60可以表示用于在外部的主机20与半导体存储器装置10、40和50之间发送和接收数据和控制信号的物理连接结构或连接协议。主机接口60可以具有诸如以下的各种接口类型中的至少一种：USB、串行AT附件(SATA)、串列SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、SD、MMC、eMMC、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)、负载减小的DIMM(LRDIMM)等。
图4示出根据本公开的多种实施例的半导体存储器装置100的详细配置。具有图4的详细配置的半导体存储器装置100可以是可以图3的电子装置的结构中使用的半导体存储器装置的示例。
参照图4，根据本公开的多种实施例的半导体存储器装置100可以包括访问控制器110、储存存储器120、主存储器130以及用于支持各个主装置之间的数据通信的交叉开关矩阵140a、140b和140c。
根据实施例，可以提供多个储存存储器120和/或多个主存储器130。根据本公开的多种实施例，访问控制器110、储存存储器120中的每一个和主存储器130中的每一个可以是单独的半导体芯片或集成电路(IC)，并且可以设置在半导体存储器装置100内并且彼此连接以提供电子装置所需的存储器。另外，根据另一实施例，访问控制器110可以被实施为单个芯片并且可以被实施为多个芯片。
主存储器130可以包括易失性存储器控制器(VMC)131和至少一个易失性存储器135。
易失性存储器135是存储数据的物理装置。必须向易失性存储器135供电以保留所存储的信息。当断电时，所存储的信息被删除。易失性存储器135可以是动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双倍数据速率SDRAM(DDR SDRAM)或低功率双倍数据速率SDRAM(LPDDR SDRAM)。根据本公开的多种实施例，最适合可以具有有限功耗的移动装置的LPDDR SDRAM可以最优选地作为易失性存储器135。
易失性存储器135响应于VMC 131的控制而操作并且可以包括能够存储数据的多个存储器单元。与非易失性存储器125不同，易失性存储器135不需要单独的擦除操作或编程操作，并且可以对易失性存储器135的每个地址直接进行写入操作和读取操作。因此，可以针对每个地址执行对易失性存储器135的写入，并且可以在短时间内执行对易失性存储器135的写入操作和读取操作。
图5示出根据本公开的多种实施例的VMC 131的配置。
参照图5，VMC 131可以包括用于基于CXL存储器协议(CXL.mem)执行数据通信的CXLMEM部件510，并且可以包括用于控制易失性存储器135的DDR接口单元520。
CXLMEM部件510可以基于CXL存储器协议(CXL.mem)与访问控制器110的CXLMEM部件430执行数据通信。根据实施例，VMC 131的CXLMEM部件510和访问控制器110的CXLMEM部件430可以通过使用四个连接的信号线来执行串行通信。
CXLMEM部件510可以将基于CXL存储器协议(CXL.mem)接收到的用于读取操作或写入操作的控制信号传输到DDR接口单元520。
DDR接口单元520可以基于从CXLMEM部件510接收的控制信号生成用于控制易失性存储器135的硬件信号。此外，DDR接口单元520可以周期性地或非周期性地自行生成易失性存储器135正常操作所需的控制信号。
返回参照图4，储存存储器120可以包括非易失性存储器控制器(NVMC)121和至少一个非易失性存储器125。
非易失性存储器125是存储数据的物理装置，并且可以是NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。在本公开中为了便于描述，假定非易失性存储器125是NAND闪速存储器。
非易失性存储器125响应于NVMC 121的控制而操作并且可以包括能够存储数据的多个存储器单元。
一个存储器单元可以根据其结构存储一个数据位、两个数据位、三个数据位或四个数据位。
多个存储器单元可以聚集以形成一个页面。根据实施例，页面可以指示用于将数据写入非易失性存储器125或从非易失性存储器125读取数据的最小单位。
存储块具有包括多个页面的概念，并且可以用作从非易失性存储器125擦除数据时的最小单位。
存储器单元阵列可以具有包括多个存储块的概念。
非易失性存储器125可以被配置为从NVMC 121接收命令和地址并且访问存储器单元阵列中的由该地址选择的区域。也就是说，非易失性存储器125可以针对由地址选择的区域执行由命令指示的操作。例如，非易失性存储器125可以执行写入操作(编程操作)、读取操作和擦除操作。在写入操作期间，非易失性存储器125可以将数据存储(编程)在由地址选择的区域中。在读取操作期间，非易失性存储器125可以从由地址选择的区域读取数据。在擦除操作期间，非易失性存储器125可以擦除存储在由地址选择的区域中的数据。
非易失性存储器125可以存储逻辑到物理(L2P)映射。L2P映射可以包括在主机20识别数据所存储的逻辑地址与非易失性存储器125实际存储相应数据的物理地址之间的映射信息。
NVMC 121可以控制储存存储器120的整体操作。
当向储存存储器120供电时，NVMC 121可以运行固件(FW)。当非易失性存储器125为闪速存储器装置时，NVMC 121可以运行诸如闪存转换层(FTL)的固件，以用于主机20和非易失性存储器125之间的数据处理。
NVMC 121可以根据主机20或主控制器115的请求控制非易失性存储器125执行编程操作、读取操作或擦除操作。在编程操作期间，NVMC 121可以向非易失性存储器125提供写入命令、物理块地址和数据。在读取操作期间，NVMC 121可以向非易失性存储器125提供读取命令和物理块地址。在擦除操作期间，NVMC 121可以向非易失性存储器125提供擦除命令和物理块地址。
NVMC 121可以不管主机20的请求而自行生成命令、地址和数据，并且可以将它们传输到非易失性存储器125。例如，NVMC 121可以向非易失性存储器125提供命令、地址和数据以便执行后台操作，诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
图6示出根据本公开的多种实施例的NVMC 121的配置。
参照图6，NVMC 121可以包括CXLIO单元610、FTL单元620和NVM接口630。
CXLIO单元610可以基于CXL输入/输出协议(CXL.io)与访问控制器110的主控制器115和CXLIO单元420执行数据通信。根据实施例，CXL输入/输出协议在功能上可以等效于PCIe 5.0协议。
CXLIO单元610可以将基于CXL输入/输出协议(CXL.io)接收的用于NVM读取操作或NVM写入操作的控制信号传输到FTL单元620。
FTL单元620可以响应于通过CXLIO单元610接收到的控制信号来执行NVM控制操作。例如，FTL单元620可以响应于接收到的写入请求来控制将数据写入或编程到非易失性存储器125的操作，并且可以响应于读取请求来控制从非易失性存储器125读取数据的操作。FTL单元620可以将相应的控制信号传输到NVM接口630。FTL单元620可以执行将主机20的逻辑地址映射到非易失性存储器125的物理地址的地址映射操作，以便控制读取操作或写入操作。
此外，FTL单元620可以执行后台控制以便正常或有效地操作非易失性存储器125。例如，非易失性存储器125的后台控制可以包括垃圾收集(GC)、损耗均衡(WL)、映射清除、坏块管理等。
NVM接口630可以被配置为在FTL单元620的控制下与非易失性存储器125通信。基于非易失性存储器125支持的接口方法，NVM接口630可以向非易失性存储器125提供控制信号、地址和/或数据，并且可以从非易失性存储器125接收数据。
返回参照图4，访问控制器110可以包括主机访问部件111、存储器访问部件113和主控制器115。主机访问部件111可以通过主机接口150与主机20进行数据通信。存储器访问部件113通过交叉开关矩阵140a和140b连接到储存存储器120和主存储器130并且执行数据通信。主控制器115控制与NVM有关的操作。
主机访问部件111是负责与主机20进行数据通信的模块并且可以使用上述各种接口方法中的至少一种。根据用于实现本公开的目的的多种实施例，PCIe接口可以最优选地作为主机接口150。
PCIe接口是2002年在Intel领导下由PCI特别兴趣小组(SIG)开发的一种用于数据输入输出的高速串行接口。与现有的并行总线相比，PCIe具有诸如以下的优点：更大的带宽、更少的输入/输出连接电极、更小的形状因数、改进的可扩展性、错误检测和硬件输入/输出虚拟化支持等。2021年标准化的PCIe 6.标准在使用多个通道时可以提供每秒64G位(bps)的链路带宽和每秒256G字节(Bps)的最大带宽。
存储器访问部件113是通过交叉开关矩阵140a和140b通过点对点或总线连接到储存存储器120和主存储器130并执行数据通信的模块。存储器访问部件113可以包括CXL接口功能。
CXL接口是2019年提出的用于计算机装置之间的数据传输的接口标准。CXL接口使用与PCIe 5.0相同的物理和链路协议，并且可以通过使用多达16个通道来提供128GBps的带宽。CXL接口的物理层协议可以分为三种类型。这三种类型可以包括用于数据输入/输出的输入/输出协议(CXL.io)、允许主机处理器连贯地访问连接到CXL接口的存储器的存储器协议(CXL.mem)和允许CXL接口控制器访问系统存储器的缓存协议(CXL.cache)。
存储器访问部件113可以包括基于CXL接口控制数据通信的CXL链路410、基于三种类型的CXL物理层协议之中的输入/输出协议(CXL.io)进行数据通信的CXLIO单元420以及基于存储器协议(CXL.mem)进行数据通信的CXLMEM单元430。
存储器访问部件113的CXL链路410可以连接到主机访问部件111并且可以从主机访问部件111接收来自主机20的存储器访问请求，因此，CXL链路410可以生成用于访问储存存储器120或主存储器130中的一个的数据帧。
存储器访问部件113中设置的CXLIO单元420可以与储存存储器120执行数据通信并且可以提供与PCIe协议的功能相同的功能。CXLIO单元420可以包括诸如CXL装置的搜索、枚举和错误报告之类的功能，并且可能需要在CXL装置中进行逻辑地址和物理地址的转换。根据实施例，当半导体存储器装置100包括多个储存存储器120时，存储器访问部件113可以包括与其对应的多个CXLIO单元420。
以类似于传统主机20访问主存储器130的方式，CXLMEM单元430可以使用允许主机通过一致的地址系统访问存储器的存储器协议(CXL.mem)。当半导体存储器装置100包括多个主存储器130时，存储器访问部件113可以包括与其对应的多个CSLMEM单元430。
主控制器115可以执行与NVM相关的数据处理。根据实施例，主控制器115可以被实施为处理NVMe协议。
当主机20请求NVM访问时，主控制器115可以从主机20获得命令并且可以根据该命令执行处理。
例如，当请求向NVM 125写入数据时，主机20可以将用于将数据写入NVM 125的命令写入主机内的缓冲器或主存储器30中。然后，主机20可以向主控制器115传输通知消息，该通知消息通知主控制器115存在NVM 125访问命令。
主控制器115在接收到通知消息之后，可以从写入有该命令的缓冲器或主存储器30中获得该命令，并且可以基于相应的命令将处理请求传输到NVMC 121。在这种情况下，主控制器115直接获得待写入的数据并将该数据传输到NVMC 121，或者只通知NVMC 121待写入数据的地址，使得NVMC 121可以从相应的地址获得待写入的数据。
根据实施例，从主机20传输到主控制器115的消息可以通过交叉开关矩阵140a从存储器访问部件113传输到主控制器115。根据另一个实施例，从主机20传输到主控制器115的消息可以通过连接到芯片内部的传输路径在存储器访问部件113和主控制器115之间传输。
交叉开关矩阵140a和140b可以为存储器访问部件113、主控制器115、储存存储器120和主存储器130之间的数据通信提供连接路径。
根据实施例，交叉开关矩阵140a和140b可以通过点对点连接、总线或交叉开关矩阵的开关来实施。当通过点对点连接实施交叉开关矩阵140a和140b时，可以提供一对一连接所有实体的数据通信线路，所有实体连接到交叉开关矩阵140a和140b。当通过总线实施交叉开关矩阵140a和140b时，连接到交叉开关矩阵140a和140b的所有实体都可以连接到总线，并且可以基于每个实体的标识符(ID)来执行数据通信。当通过交叉开关矩阵的开关实施交叉开关矩阵140a和140b时，可以通过控制交叉开关矩阵140a和140b来暂时一对一地连接实体进行数据通信。
根据实施例，如图4所示，在交叉开关矩阵140a和140b中，仅连接与CXL.IO相关的实体的交叉开关矩阵140a和仅连接与CXL.mem相关的实体的交叉开关矩阵140b可以单独提供。在这种情况下，可以提供在交叉开关矩阵140a和交叉开关矩阵140b之间实现数据通信的连接路径140c。在这种情况下，可以将连接路径140c识别为每个交叉开关矩阵中的一个实体。
根据另一个实施例，交叉开关矩阵可以由所有实体都可以连接的一个交叉开关矩阵组成。
如图4所示，本公开所提出的半导体存储器装置在一个模块中同时包括主存储器130和储存存储器120，因此数据可以直接在主存储器130和储存存储器120之间传输，而不经过主机20。因此，可以显著提高数据传输速度。
图7至图10示出根据本公开的多种实施例的与NVM访问相关的操作。
图7和图8涉及将数据写入NVM 125的操作。图7示出主控制器115确定待写入的数据的位置的示例，而图8示出NVMC 121确定待写入的数据的位置的示例。
参照图7和图8，在步骤S10中，主机20可以将NVM数据写入命令传输到主控制器115。
主机20将NVM数据写入命令传输到主控制器115的方法可以根据所使用的协议而不同。
根据实施例，在使用NVMe协议的情况下，当主机20打算传输NVM数据写入命令时，主机20可以首先生成NVM数据写入命令，并且可以将NVM数据写入命令存储在主存储器130或与主机20相关的缓冲器中。根据实施例，主机20可以预先分配能够以循环FIFO的形式存储多个命令的缓冲区域或主存储器130，并且可以将命令依次存储在循环FIFO中。另外，主机20可以通知主控制器115数据写入命令存储在主控制器115中。
主控制器115可以基于接收到的通知消息从主机20中的缓冲器或者从主存储器130获得NVM数据写入命令。根据实施例，主控制器115基于存储NVM数据写入命令的地址来确定NVM数据写入命令存储在主机20和主存储器130中的哪一个中，并且相应地可以确定获得数据的端口。此处，端口可以对应于每个实体并且可以是交叉开关矩阵140a和实体之间的连接点。根据实施例，当交叉开关矩阵140a是总线时，在每个实体中，端口可以具有连接到总线的硬件配置。因此，当NVM数据写入命令存储在主存储器130中时，主控制器115可以生成允许从主存储器130读取NVM数据写入命令的消息，并且可以将该消息传输到主存储器130侧端口。在本实施例中，当交叉开关矩阵140a是总线时，主控制器115可以通过总线将包括可以指代主存储器130的目的地标识符的消息传输到所有实体。然后，消息中包括的目的地标识符对应于相应的实体(主存储器)，并且可以读取数据并将数据传输到主控制器115。
参照图7，在步骤S20中，主控制器115可以确定存储待写入的数据的位置。根据实施例，主控制器115可以基于NVM写入命令中包括的源地址信息来确定存储待写入的数据的位置。另外，在步骤S30中，主控制器115可以将数据写入命令连同关于所确定的存储待写入的数据的位置的信息传输到NVMC 121。
参照图8，在步骤S30中，主控制器115可以将数据写入命令传输到NVMC 121，并且在步骤S20中，NVMC 121可以确定存储待写入的数据的位置。
主控制器115或每个NVMC 121可以确定待写入的数据的位置。然而，为了确定数据位置，需要主机20参考的逻辑地址信息(例如，关于指定主存储器130的地址区域的信息、在有多个主存储器130时关于指定每个主存储器的地址区域的信息)。优选的是，应由主控制器115确定数据位置。
另一方面，从主机20传输到主控制器115的数据写入命令或数据写入命令中包括的信息的结构与从主控制器115传输到NVMC 121的数据写入命令或数据写入命令中包括的信息的结构完全不同。
参照图7和图8，在步骤S40或步骤S41中，NVMC 121可以根据所确定的数据位置从主机20或主存储器130获得数据。此处，为了获得待存储的数据而由NVMC 121传输到主机20或主存储器130的消息的格式可以完全不同。
在步骤S50中，NVMC 121可以将所获得的数据写入NVM 125。
在步骤S60中，NVMC 121可以将指示数据写入已经完成的消息传输到主控制器115。在步骤S70中，主控制器115可以将指示数据写入已经完成的消息传输到主机20。
参照图7和图8，当待存储的数据或主机生成的命令存储在主存储器130中时，NVMC121和主控制器115可以直接从主存储器130获取必需的数据而不经过主机20。因此，可以提高向NVM写入数据所需的整体命令运行速度。
图9和图10涉及从NVM 125读取数据的操作。图9示出主控制器115确定读取的数据被传输的目的地的示例。图10示出NVMC121确定读取的数据被传输的目的地的示例。
参照图9和图10，在步骤S110中，主机20可以将NVM数据读取命令传输到主控制器115。
主机20将NVM数据读取命令传输到主控制器115的方法可以根据所使用的协议而不同。
根据实施例，在使用NVMe协议的情况下，当主机20打算传输NVM数据读取命令时，主机20可以首先生成NVM数据读取命令，并且可以将NVM数据读取命令存储在主存储器130或与主机20相关的缓冲器中。此外，主机20可以通知主控制器115数据读取命令存储在主控制器115中。不管是读取命令还是写入命令，主机20将通知消息或通知消息的格式传输到主控制器115的方法可以是相同的。
主控制器115可以基于接收到的通知消息从主机20中的缓冲器或者从主存储器130获得NVM数据读取命令。根据实施例，主控制器115基于存储NVM数据读取命令的地址来确定NVM数据读取命令存储在主机20和主存储器130中的哪一个中，并且相应地可以确定获得数据的端口。此处，端口可以对应于每个实体并且可以是交叉开关矩阵140a和实体之间的连接点。根据实施例，当交叉开关矩阵140a是总线时，在每个实体中，端口可以具有连接到总线的硬件配置。因此，当NVM数据读取命令存储在主存储器130中时，主控制器115可以生成允许从主存储器130读取NVM数据读取命令的消息，并且可以将该消息传输到主存储器130侧端口。在本实施例中，当交叉开关矩阵140a为交叉开关矩阵的开关时，主控制器115可以控制交叉开关矩阵的开关使得主存储器130的端口与主控制器115的端口相连。
参照图9，在步骤S120中，主控制器115可以确定待从NVM读取的数据的目的地。根据实施例，主控制器115可以基于NVM读取命令中包括的目的地地址信息来确定数据待存储的目的地。在步骤S130中，主控制器115可以将数据读取命令连同关于数据待存储的目的地的信息传输到NVMC 121。
参照图10，在步骤S130中，主控制器115可以将数据读取命令传输到NVMC 121，并且在步骤S120中，NVMC 121可以确定数据待被传输或存储的目的地。
主控制器115或每个NVMC 121可以确定数据待被传输到的目的地。然而，为了确定数据的目的地，需要主机20参考的逻辑地址信息(例如，关于指定主存储器130的地址区域的信息、在有多个主存储器130时关于指定每个主存储器的地址区域的信息)。优选的是，应由主控制器115确定数据位置。
另一方面，从主机20传输到主控制器115的数据读取命令或数据读取命令中包括的信息的结构与从主控制器115传输到NVMC 121的数据读取命令或数据读取命令中包括的信息的结构完全不同。
参照图9和图10，在步骤S140中，NVMC 121可以从NVM 125读取数据。
在步骤S150或步骤S151中，NVMC 121可以根据所确定的数据目的地将数据传输到主机20或写入主存储器130。此处，为了传输数据而由NVMC 121传输到主机20或主存储器130的消息的格式可以完全不同。
在步骤S160中，NVMC 121可以将指示数据读取已经完成的消息传输到主控制器115。在步骤S170中，主控制器115可以将指示数据读取已经完成的消息传输到主机20。
参照图9和图10，当数据的目的地或主机生成的命令存储在主存储器130中时，NVMC 121和主控制器115可以直接从主存储器130获取必需的数据而不经过主机20。因此，可以提高从NVM读取数据所需的整体命令运行速度。
如上所述，本公开中提出的访问控制器110可以包括：第一接口111，基于第一协议与第一外部装置20执行数据通信；第二接口420，基于第二协议与包括非易失性存储器的第二外部装置120执行数据通信；第三接口430，基于第三协议与包括易失性存储器的第三外部装置130执行数据通信；控制器115，控制对非易失性存储器的访问；以及链路，处理通过第一接口接收的第一消息，基于第二协议生成第二消息并通过第二接口将第二消息传输到第二外部装置，基于第三协议生成第三消息并通过第三接口将第三消息传输到第三外部装置，或将经处理的第一消息传输到控制器。
根据本公开的多种实施例，访问控制器110可以进一步包括基于第二协议的第四接口，并且控制器115可以基于第一消息生成基于第二协议的第四消息，并且可以通过第四接口将第四消息传输到第二外部装置120。
根据本公开的多种实施例，访问控制器110可以进一步包括：
-第一交叉开关矩阵，被配置为通过将第二接口、第四接口和第二外部装置彼此连接来实现数据通信；
-第二交叉开关矩阵，被配置为通过将第三接口和第三外部装置彼此连接来实现数据通信；以及
-第三交叉开关矩阵，被配置为连接第一交叉开关矩阵和第二交叉开关矩阵。
根据本公开的多种实施例，第一接口可以是高速外围组件互连(PCIe)接口，第二接口可以是高速计算链路.io(CXL.io)接口，并且第三接口可以是CXL.mem接口。
根据本公开的多种实施例，控制器可以基于高速非易失性存储器(NVMe)协议进行操作，并且第一消息可以是根据NVMe协议的消息。
根据本公开的多种实施例，当第一消息包括用于将数据写入非易失性存储器的命令时，控制器可以确定将获取待写入非易失性存储器的数据的位置是第三外部装置还是第一外部装置，并且在位置是第三外部装置时，控制器可以生成包括用于允许第二外部装置直接从第三外部装置获得数据的命令的第四消息，并且可以通过第四接口将第四消息传输到第二外部装置。
根据本公开的多种实施例，当第一消息包括用于从非易失性存储器读取数据的命令时，控制器可以确定从非易失性存储器读取的数据待被传输到的目的地是第三外部装置还是第一外部装置，并且在目的地是第三外部装置时，控制器可以生成包括用于允许第二外部装置直接将数据传输到第三外部装置的命令的第四消息，并且可以通过第四接口将第四消息传输到第二外部装置。
根据本公开的多种实施例，半导体存储器装置100包括：储存存储器120，包括非易失性存储器125以及控制非易失性存储器的非易失性存储器控制器121；主存储器130，包括易失性存储器135以及控制易失性存储器的易失性存储器控制器131；以及访问控制器110，基于第一协议与外部装置20执行数据通信，基于第二协议与储存存储器执行数据通信，基于第三协议与主存储器执行数据通信，并且控制从外部装置对储存存储器和主存储器的访问。
根据本公开的多种实施例，半导体存储器装置100可以进一步包括：第一交叉开关矩阵，被配置为连接访问控制器和储存存储器并实现数据通信；第二交叉开关矩阵，被配置为连接访问控制器和主存储器并实现数据通信；以及第三交叉开关矩阵，被配置为连接第一交叉开关矩阵和第二交叉开关矩阵。
根据本公开的多种实施例，访问控制器可以包括：第一接口，基于第一协议与外部装置执行数据通信；第二接口，基于第二协议与储存存储器执行数据通信；第三接口，基于第三协议与主存储器执行数据通信；控制器，控制对非易失性存储器的访问；以及链路，处理通过第一接口从外部装置接收的第一消息，基于第二协议生成第二消息并通过第二接口将第二消息传输到储存存储器，基于第三协议生成第三消息并通过第三接口将第三消息传输到主存储器，或将经处理的第一消息传输到控制器。
根据本公开的多种实施例，访问控制器可以进一步包括基于第二协议的第四接口。控制器基于第一消息生成基于第二协议的第四消息，并通过第四接口将第四消息传输到储存存储器。
根据本公开的多种实施例，访问控制器的第二接口和第四接口连接到第一交叉开关矩阵。访问控制器的第三接口连接到第二交叉开关矩阵。
根据本公开的多种实施例，储存存储器、主存储器和访问控制器可以由单独的芯片组成，并且可以布置在半导体存储器装置内，可以通过第一交叉开关矩阵、第二交叉开关矩阵和第三交叉开关矩阵彼此连接。
根据本公开的多种实施例，半导体存储器装置可以包括多个储存存储器芯片和多个主存储器芯片。访问控制器芯片可以包括分别连接到多个储存存储器芯片的多个第一端口和分别连接到多个主存储器芯片的多个第二端口。第一交叉开关矩阵将多个第一端口分别与多个储存存储器芯片连接。第二交叉开关矩阵将多个第二端口分别与多个主存储器芯片连接。
根据本公开的多种实施例，半导体存储器装置包括多个储存存储器芯片和多个主存储器芯片。访问控制器芯片包括可连接到多个储存存储器芯片中的一个的第一端口和可连接到多个主存储器芯片中的一个的第二端口。第一交叉开关矩阵包括将第一端口连接到多个储存存储器芯片中的一个的第一开关元件。第二交叉开关矩阵包括将第二端口连接到多个主存储器芯片中的一个的第二开关元件。
根据本公开的多种实施例，半导体存储器装置可以进一步包括衬底。访问控制器芯片设置在衬底上。多个主存储器芯片可以垂直堆叠在衬底两侧，与访问控制器芯片间隔开。多个储存存储器芯片可以设置在多个主存储器芯片上，多个主存储器芯片设置在访问控制器芯片的两侧的同时垂直堆叠。
根据本公开的多种实施例，可以进一步包括设置在衬底下方的多个连接电极。多个连接电极可以包括用于通过第一接口与主机连接的连接电极和用于供电的连接电极。
在下文中，将更详细地描述本公开提出的半导体存储器装置100的排列结构。
图11是示出根据本公开的多种实施例的半导体存储器装置100中的每个芯片的排列结构的截面图。作为示例描述了图11所示的半导体存储器装置100包括多个储存存储器120和多个主存储器130。
参照图11，根据本公开的多种实施例的半导体存储器装置100可以包括：衬底830；第一半导体芯片850，设置在衬底830的一个表面上，例如，衬底830的上表面上；至少一个第二半导体芯片870-1至870-8，在与第一半导体芯片850的两侧间隔预定距离的同时垂直堆叠；至少一个第三半导体芯片860-1至860-4，设置在与第一半导体芯片850的两侧间隔开的同时堆叠的至少一个第二半导体芯片870-1至870-8上；以及外部连接电极840，设置在衬底830的另一表面上，例如，衬底830的底面上。根据实本施例，第一半导体芯片850可以是图4的访问控制器110，并且第二半导体芯片870-1至870-8可以是图4的主存储器130。第三半导体芯片860-1至860-4可以是图4的储存存储器120。
衬底830可以包括将第一半导体芯片850、至少一个第二半导体芯片870-1至870-8以及至少一个第三半导体芯片860-1至860-4电连接到外部连接电极840的电路和/或布线结构。例如，衬底830可以包括印刷电路板(PCB)、中介层、再分布层等。用于连接到第一半导体芯片850、至少一个第二半导体芯片870-1至870-8以及至少一个第三半导体芯片860-1至860-4的各种上衬底焊盘(未示出)可以设置在衬底830的上表面。此外，用于连接到外部连接电极840的各种下衬底焊盘(未示出)可以设置在衬底830的底面上。这些上衬底焊盘和下衬底焊盘可以是衬底830的电路和/或布线结构的一部分或者可以电连接到电路和/或布线结构。
第一半导体芯片850可以设置在衬底830的上表面上，并且至少一个第二半导体芯片870-1至870-8可以设置在第一半导体芯片850的两侧，并且可以设置为在第一半导体芯片850的第一方向上与第一半导体芯片850间隔开一定距离。至少一个第二半导体芯片870-1至870-8可以在垂直方向上堆叠。至少一个第二半导体芯片870-1至870-8中的每一个可以通过形成在非有源表面上的粘合层820-1至820-8附接到正好位于其本身870-1至870-8下方的第二半导体芯片870-2至870-7的上表面或第一半导体芯片850的上表面。粘合层820-1至820-8可以包括诸如管芯附接膜(DAF)等的绝缘粘合材料。
至少一个第三半导体芯片860-1至860-4可以设置在至少一个第二半导体芯片870-1至870-8上。多个至少一个第三半导体芯片860-1至860-4可以在垂直方向上堆叠。此处，至少一个第三半导体芯片860-1至860-4可以设置为同时跨过至少一个第二半导体芯片870-1至870-4和至少一个第二半导体芯片870-5至870-8，至少一个第二半导体芯片870-1至870-4设置在第一半导体芯片850的一侧，至少一个第二半导体芯片870-5至870-8沿水平方向设置在第一半导体芯片850的另一侧。至少一个第三半导体芯片860-1至860-4中的每一个可以通过形成在非有源表面上的粘合层810-1至810-4附接到正好位于其本身860-1至860-4下方的第三半导体芯片的上表面或至少一个第二半导体芯片870-1至870-8的上表面。粘合层810-1至810-4可以包括诸如DAF等的绝缘粘合材料。
多个外部连接电极840可以设置在衬底830的底表面上。外部连接电极840可以具有诸如柱形、球形或其组合的各种形状，并且可以包括诸如焊料材料、金属材料或其组合的各种导电材料。
如上所述，本公开提出提供电子装置，特别是移动电子装置所需的主存储器和储存存储器的半导体存储器装置。根据本公开的多种实施例，所提出的半导体存储器装置仅通过使用单个接口，例如PCIe接口连接到主机，从而减少了所需的外部连接电极的数量并因此减小了封装的尺寸。
通过使用根据本公开的多种实施例的多芯片封装，可以降低芯片级成本和系统级成本。
另外，通过使用根据本公开的多种实施例的多芯片封装，可以提高板级的系统集成度。
另外，通过使用根据本公开的多种实施例的多芯片封装，可以优化主存储器和储存存储器的性能。
从本公开可以获得的有利效果不限于上述效果。进一步地，本公开所属领域的技术人员从本文的描述中可以清楚地理解其他未提及的效果。

Claims (20)

1.一种访问控制器，包括：
第一接口，基于第一协议与第一外部装置执行数据通信；
第二接口，基于第二协议与包括非易失性存储器的第二外部装置执行数据通信；
第三接口，基于第三协议与包括易失性存储器的第三外部装置执行数据通信；
控制器，通信地联接到所述第二外部装置并控制对所述非易失性存储器的访问；以及
链路，通信地联接到所述控制器、所述第一接口、所述第二接口和所述第三接口，并且处理通过所述第一接口接收的第一消息，基于所述第二协议生成第二消息并通过所述第二接口将所述第二消息传输到所述第二外部装置，基于所述第三协议生成第三消息并通过所述第三接口将所述第三消息传输到所述第三外部装置，或将经处理的第一消息传输到所述控制器。
2.根据权利要求1所述的访问控制器，进一步包括：
基于所述第二协议的第四接口，
其中，所述控制器基于所述第一消息生成基于所述第二协议的第四消息，并通过所述第四接口将所述第四消息传输到所述第二外部装置。
3.根据权利要求2所述的访问控制器，进一步包括：
第一交叉开关矩阵，通过将所述第二接口、所述第四接口和所述第二外部装置彼此连接来实现数据通信；
第二交叉开关矩阵，通过将所述第三接口和所述第三外部装置彼此连接来实现数据通信；以及
第三交叉开关矩阵，连接所述第一交叉开关矩阵和所述第二交叉开关矩阵。
4.根据权利要求2所述的访问控制器，
其中，所述第一接口是高速外围组件互连接口即PCIe接口，所述第二接口是高速计算链路.io接口即CXL.io接口，并且所述第三接口是CXL.mem接口。
5.根据权利要求2所述的访问控制器，
其中，所述控制器基于高速非易失性存储器协议即NVMe协议进行操作，并且所述第一消息是基于所述NVMe协议的消息。
6.根据权利要求2所述的访问控制器，
其中，当所述第一消息包括将数据写入所述非易失性存储器的命令时，所述控制器确定将获得待写入所述非易失性存储器的数据的位置是所述第三外部装置还是所述第一外部装置，并且
当所述位置是所述第三外部装置时，所述控制器生成包括允许所述第二外部装置直接从所述第三外部装置获得所述数据的命令的所述第四消息，并通过所述第四接口将所述第四消息传输到所述第二外部装置。
7.根据权利要求2所述的访问控制器，
其中，当所述第一消息包括从所述非易失性存储器读取数据的命令时，所述控制器确定从所述非易失性存储器读取的数据待被传输到的目的地是所述第三外部装置还是所述第一外部装置，并且
当所述目的地是所述第三外部装置时，所述控制器生成包括允许所述第二外部装置直接将所述数据传输到所述第三外部装置的命令的所述第四消息，并通过所述第四接口将所述第四消息传输到所述第二外部装置。
8.一种半导体存储器装置，包括：
储存存储器，包括非易失性存储器和控制所述非易失性存储器的非易失性存储器控制器；
主存储器，包括易失性存储器和控制所述易失性存储器的易失性存储器控制器；以及
访问控制器，通信地联接到所述储存存储器与所述主存储器，并且基于第一协议与外部装置执行数据通信，基于第二协议与所述储存存储器执行数据通信，基于第三协议与所述主存储器执行数据通信，并且控制从所述外部装置对所述储存存储器和所述主存储器的访问。
9.根据权利要求8所述的半导体存储器装置，进一步包括：
第一交叉开关矩阵，通过连接所述访问控制器和所述储存存储器来实现数据通信；
第二交叉开关矩阵，通过连接所述访问控制器和所述主存储器来实现数据通信；
第三交叉开关矩阵，连接所述第一交叉开关矩阵和所述第二交叉开关矩阵。
10.根据权利要求9所述的半导体存储器装置，
其中，所述访问控制器包括：
第一接口，基于所述第一协议与所述外部装置执行数据通信；
第二接口，基于所述第二协议与所述储存存储器执行数据通信；
第三接口，基于所述第三协议与所述主存储器执行数据通信；
控制器，控制对所述非易失性存储器的访问；以及
链路，处理通过所述第一接口从所述外部装置接收的第一消息，基于所述第二协议生成第二消息并通过所述第二接口将所述第二消息传输到所述储存存储器，基于所述第三协议生成第三消息并通过所述第三接口将所述第三消息传输到所述主存储器，或将经处理的第一消息传输到所述控制器。
11.根据权利要求10所述的半导体存储器装置，
其中，所述访问控制器进一步包括基于所述第二协议的第四接口，
所述控制器基于所述第一消息生成基于所述第二协议的第四消息，并通过所述第四接口将所述第四消息传输到所述储存存储器。
12.根据权利要求11所述的半导体存储器装置，
其中，所述访问控制器的所述第二接口和所述第四接口连接到所述第一交叉开关矩阵，并且
所述访问控制器的所述第三接口连接到所述第二交叉开关矩阵。
13.根据权利要求10所述的半导体存储器装置，
其中，所述第一接口是高速外围组件互连接口即PCIe接口，所述第二接口是高速计算链路.io接口即CXL.io接口，并且所述第三接口是CXL.mem接口。
14.根据权利要求10所述的半导体存储器装置，
其中，所述控制器基于高速非易失性存储器协议即NVMe协议进行操作，并且所述第一消息是基于所述NVMe协议的消息。
15.根据权利要求11所述的半导体存储器装置，
其中，当所述第一消息包括将数据写入所述非易失性存储器的命令时，所述控制器确定将获得待写入所述非易失性存储器的数据的位置是所述主存储器还是所述外部装置，并且
当所述位置是所述主存储器时，所述控制器生成包括允许所述储存存储器直接从所述主存储器获得所述数据的命令的所述第四消息，并通过所述第四接口将所述第四消息传输到所述储存存储器。
16.根据权利要求11所述的半导体存储器装置，
其中，当所述第一消息包括从所述非易失性存储器读取数据的命令时，所述控制器确定从所述非易失性存储器读取的数据待被传输到的目的地是所述主存储器还是所述外部装置，并且
当所述目的地是所述主存储器时，所述控制器生成包括允许所述储存存储器直接将所述数据传输到所述主存储器的命令的所述第四消息，并通过所述第四接口将所述第四消息传输到所述储存存储器。
17.根据权利要求9所述的半导体存储器装置，
其中，所述储存存储器、所述主存储器和所述访问控制器被实施为单独的芯片，布置在所述半导体存储器装置内并且通过所述第一交叉开关矩阵、所述第二交叉开关矩阵和所述第三交叉开关矩阵彼此连接。
18.根据权利要求17所述的半导体存储器装置，
其中，所述半导体存储器装置包括多个储存存储器芯片和多个主存储器芯片，
所述访问控制器芯片包括分别连接到所述多个储存存储器芯片的多个第一端口和分别连接到所述多个主存储器芯片的多个第二端口，
所述第一交叉开关矩阵将所述多个第一端口与所述多个储存存储器芯片连接，
所述第二交叉开关矩阵将所述多个第二端口与所述多个主存储器芯片连接。
19.根据权利要求17所述的半导体存储器装置，
其中，所述半导体存储器装置包括多个储存存储器芯片和多个主存储器芯片，
所述访问控制器芯片包括能够连接到所述多个储存存储器芯片中的一个的第一端口和能够连接到所述多个主存储器芯片中的一个的第二端口，
所述第一交叉开关矩阵包括将所述第一端口连接到所述多个储存存储器芯片中的一个的第一开关元件，并且
所述第二交叉开关矩阵包括将所述第二端口连接到所述多个主存储器芯片中的一个的第二开关元件。
20.根据权利要求18所述的半导体存储器装置，进一步包括衬底，
其中，所述访问控制器芯片设置在所述衬底上，
所述多个主存储器芯片垂直堆叠在所述衬底两侧，与所述访问控制器芯片间隔开，
所述多个储存存储器芯片设置在所述多个主存储器芯片上，所述多个主存储器芯片设置在所述访问控制器芯片的两侧的同时垂直堆叠。
CN202310049292.7A 2022-06-29 2023-02-01 半导体存储器装置 Pending CN117312195A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220079376A KR20240002316A (ko) 2022-06-29 2022-06-29 반도체 메모리 장치
KR10-2022-0079376 2022-06-29

Publications (1)

Publication Number Publication Date
CN117312195A true CN117312195A (zh) 2023-12-29

Family

ID=89236063

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310049292.7A Pending CN117312195A (zh) 2022-06-29 2023-02-01 半导体存储器装置

Country Status (4)

Country Link
US (1) US20240004580A1 (zh)
KR (1) KR20240002316A (zh)
CN (1) CN117312195A (zh)
TW (1) TW202401267A (zh)

Also Published As

Publication number Publication date
TW202401267A (zh) 2024-01-01
US20240004580A1 (en) 2024-01-04
KR20240002316A (ko) 2024-01-05

Similar Documents

Publication Publication Date Title
KR101903570B1 (ko) 마스타-슬레이브 환경에서 커맨드 데이터를 전달하는 시스템 및 방법
US10402350B2 (en) Memory system and control method
CN108509146B (zh) 存储系统和控制方法
CN108509145B (zh) 存储系统和控制方法
US10114743B2 (en) Memory erase management
US10642498B2 (en) System and method for flexible management of resources in an NVMe virtualization
US20230031745A1 (en) Memory system and controller of memory system
US9720604B2 (en) Block storage protocol to RAM bypass
US11520519B2 (en) Storage device and method of operating the same
CN108427650B (zh) 存储器系统及其操作方法
US20240004580A1 (en) Semiconductor memory device
US11281399B2 (en) Dual-interface storage system and method for use therewith
CN114385070B (zh) 主机、数据存储装置、数据处理系统以及数据处理方法
US11409468B2 (en) Storage system and method for using proactive device timeout information
US11036433B2 (en) Memory controller, data storage device, and storage system having the same
CN114730293A (zh) 用于使用主机中的为读取数据分配的存储器作为主机存储器缓冲器的存储系统和方法
US9558009B1 (en) Expedited find sector to decrease boot time
US11442665B2 (en) Storage system and method for dynamic selection of a host interface
US20230384936A1 (en) Storage device, electronic device including storage device, and operating method thereof
US20230409234A1 (en) Data Storage Device and Method for Host Multi-Command Queue Grouping Based on Write-Size Alignment in a Multi-Queue-Depth Environment
US11824036B2 (en) Semiconductor device
US11544107B2 (en) Storage system and method for multiprotocol handling
US20230221888A1 (en) Data Storage Device and Method for Memory-Die-State-Aware Host Command Submission
US20240004578A1 (en) Memory system and method of operating memory controller included in the memory system
CN117519577A (zh) 存储装置、包括存储装置的电子装置及其操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination