CN117215478A - 基于在擦除脉冲斜变周期期间的擦除暂停的自适应擦除脉冲宽度调变 - Google Patents

Abstract

本申请案涉及基于在擦除脉冲斜变周期期间的擦除暂停的自适应擦除脉冲宽度调变。一种存储器装置包含：包括存储器单元的存储器阵列；以及控制逻辑。所述控制逻辑执行操作，所述操作包含：致使将第一擦除脉冲施加到所述存储器阵列的存储器线以执行擦除操作，所述存储器线是耦合到所述存储器单元的串的导电线；响应于在所述第一擦除脉冲的斜变周期期间接收到暂停命令而暂停所述擦除操作；记录在暂停时所述第一擦除脉冲的暂停电压电平；致使响应于擦除恢复命令而恢复所述擦除操作；基于所述暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度；以及致使在所述擦除操作的恢复期间将所述第二擦除脉冲施加到所述存储器线。

Description

基于在擦除脉冲斜变周期期间的擦除暂停的自适应擦除脉冲 宽度调变

技术领域

本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及基于在擦除脉冲斜变周期期间的擦除暂停的自适应擦除脉冲宽度调制。

背景技术

存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。

发明内容

本公开的一方面涉及一种存储器装置，其包括：存储器阵列，其包括存储器单元；以及控制逻辑，其可操作地与所述存储器阵列耦合，所述控制逻辑执行包括以下各项的操作：致使将第一擦除脉冲施加到所述存储器阵列的存储器线以执行擦除操作，所述存储器线是耦合到所述存储器单元的串的导电线；响应于在所述第一擦除脉冲的斜变周期期间接收到暂停命令而暂停所述擦除操作；记录在暂停时所述第一擦除脉冲的暂停电压电平；致使响应于擦除恢复命令而恢复所述擦除操作；基于所述暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度；以及致使在所述擦除操作的恢复期间将所述第二擦除脉冲施加到所述存储器线。

本公开的另一方面涉及一种方法，其包括：致使将第一擦除脉冲施加到存储器阵列的存储器线以执行擦除操作，所述存储器线是耦合到存储器单元串的导电线；响应于在所述第一擦除脉冲的斜变周期期间接收到暂停命令而暂停所述擦除操作；记录在暂停时所述第一擦除脉冲的暂停电压电平；致使响应于擦除恢复命令而恢复所述擦除操作；基于所述暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度；以及致使在所述擦除操作的恢复期间将所述第二擦除脉冲施加到所述存储器线。

本公开的另一方面涉及一种方法，其包括：在擦除操作期间在施加到存储器阵列的存储器线的第一擦除脉冲的斜变周期期间检测暂停命令，所述存储器线是耦合到存储器单元串的导电线；确定所述第一擦除脉冲的暂停电压电平；致使所述存储器线放电；检测与所述擦除操作相关联的擦除恢复命令；以及响应于检测到所述擦除恢复命令：基于所述暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度；以及致使将所述第二擦除脉冲施加到所述存储器线。

附图说明

从下文给出的详细描述和本公开的一些实施例的附图将更充分地理解本公开。

图1A绘示根据一些实施例的包含存储器子系统的实例计算系统。

图1B是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图2A-2C是根据实施例的可在参考图1B所描述的类型的存储器中使用的存储器单元阵列的部分的示意图。

图3是根据实施例的可在参考图1B描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。

图4A是根据实施例的擦除脉冲的简化电压波形描绘。

图4B是根据实施例的存储器线斜变到擦除电压如何影响耦合到存储器线的存储器单元的数目的简化框图。

图4C是绘示根据各种实施例的取决于擦除电压的斜变速率而改变的热电子注入型干扰效应的实例曲线图。

图5A是根据实施例的在一或多个存储器单元处完成擦除操作的完整擦除脉冲的实例波形。

图5B是根据实施例的在平顶周期期间暂停完整擦除脉冲的部分擦除脉冲的实例波形。

图6A是根据实施例的在擦除脉冲的斜变周期期间暂停的不完整擦除脉冲的实例波形。

图6B是根据实施例的具有动态调整的脉冲宽度的后续擦除脉冲的实例波形。

图7是根据各种实施例的在斜变周期期间暂停且识别某些变量的擦除脉冲的实例波形。

图8是根据一些实施例的用于基于在擦除脉冲斜变周期期间发生的擦除暂停而进行自适应擦除脉冲宽度调制的方法的流程图。

图9A是根据实施例的例如图7中的擦除脉冲的实例波形，其中暂停电压电平不满足参考电压。

图9B是根据一些实施例的在恢复如图9A中暂停的擦除操作之后施加到存储器线的后续擦除脉冲的实例波形。

图10A是根据实施例的例如图7中的擦除脉冲的实例波形，其中暂停电压电平确实满足参考电压。

图10B是根据一些实施例的在恢复如在图10A中暂停的擦除操作之后施加到存储器线的后续擦除脉冲的实例波形。

图11是根据至少一个实施例的用于基于在擦除脉冲斜变周期期间发生的擦除暂停而进行自适应擦除脉冲宽度调制的方法的流程图。

图12是其中可操作本公开的实施例的实例计算机系统的框图。

具体实施方式

本公开的实施例是针对基于在擦除脉冲斜变周期期间的擦除暂停的自适应擦除脉冲宽度调制。存储器装置可以为非易失性存储器装置。非易失性存储器装置的一个实例为与非(NAND)存储器装置。下文结合图1A描述非易失性存储器装置的其它实例。在例如NAND(或快闪)存储器装置的特定存储器装置中，在编程存储器单元之前擦除所述存储器单元，这通常被称为编程/擦除循环。

在这些存储器装置中，当对串(或子块)的存储器单元执行擦除操作时，将擦除脉冲施加到存储器线(例如，位线、共同源极电压线或耦合到存储器单元串的其它导电线)，以将存储器单元的所选串的电压斜变到擦除电压(VERA)，在擦除电压电平下，可完全擦除存储器单元。此外，同时擦除存储器单元的多个串的整个块是常见的。擦除电压通常大于特定电压，例如，大于典型编程电压。当按快速斜变速率(例如，超过某一阈值的斜变速率)将擦除脉冲的斜变周期一直增大到擦除电压时，可发生热电子注入型干扰，其致使距存储器线最远的选择栅极(SG)晶体管(被称作SGD0)经历阈值电压(Vt)捕获问题，其中存储器单元捕获电荷，从而影响SG晶体管的Vt的稳定性。SG晶体管经控制以接通和断开串，通常为存储器单元的子块，以便读取、编程或擦除存储器单元。因此，SG晶体管的Vt级的稳定性的缺乏可能导致存储器单元的对应串的编程和/或读取失败。

在某些存储器装置中，热电子注入型干扰由存储器阵列的通道或支柱的栅致漏极泄漏(GIDL)引起，例如，尤其在具有阵列下电路(CUA)设计的3D-NAND闪存内。如果场效应晶体管(特别是FinFET)的氧化物接口处的能带弯曲大于或等于漏极材料的能带隙E_g，那么可能发生能带间隧穿。n型漏极隧道的价带中的电子穿过变薄的带隙进入栅极与漏极之间的导带中，且在漏极接点处收集为漏极电流的一部分。然而，绞孔在衬底接点(在绝缘体上硅(SOI)衬底上的FinFET的情况下，源极接点)处汇集，且可能促成衬底(源极)电流泄漏。

在此类存储器装置中，与非CUA过程相比，CUA过程花费较长时间来升高通道电位，因为在CUA过程中在支柱下不存在自由空穴。如果擦除电压斜变过快(如所论述)，那么位(或存储器)线和SGD4晶体管下的电位与字线(WL)和SGD0晶体管下的通道电位(其仍斜变以达到VERA)相比拉升较快。一旦此发生，与SGD0晶体管相关联的NAND串可能在编程期间不正确地接通或断开，结果可能是严重的编程/读取失败。

本公开的各方面通过使斜变周期更平缓，例如相比于典型斜变速率具有较慢斜变速率(作为一实例，比较图4C的波形)，来解决以上及其它缺陷。以此方式，允许空穴具有更多时间(比较快斜变速率的典型时间更多)来升高通道电位，使得距存储器线最远的存储器单元串可在不经历Vt捕获问题的情况下被擦除。然而，在斜变周期期间具有较慢斜变速率的挑战为存在在斜变周期期间暂停擦除操作的统计较高概率，且还延长擦除操作，这两者可归因于增加的时延而影响服务质量(QoS)。此外，在暂停之后恢复时，通过恢复擦除操作的存储器单元可能处于被过度擦除的风险下，使得那些存储器单元对于未来编程也较不可靠。通常(例如，从主机)接收暂停命令以便使存储器装置在完成擦除操作之前处置例如读取命令等优先命令。

在各种实施例中，为了解决与较慢斜变速率相关联的这些额外缺陷，存储器装置的控制逻辑(例如，在NAND上)可检测在第一(或原始)擦除脉冲的斜变周期期间暂停擦除操作且在擦除操作的恢复期间执行额外操作，例如，以避免过度擦除存储器单元且可缩短恢复擦除周期。举例来说，控制逻辑可从其内部存储器检索当暂停擦除操作时记录于内部存储器中的第一擦除脉冲的暂停电压电平。暂停电压电平为当擦除操作响应于暂停命令而暂停时存储器单元已经充电到的电压。逻辑可进一步基于暂停电压电平选择性地修改第二擦除脉冲的平顶周期(例如，在擦除脉冲已在擦除电压下变平之后的周期)的脉冲宽度。第二擦除脉冲为在擦除操作的恢复期间在第一擦除脉冲之后的后续擦除脉冲。控制逻辑进一步致使在擦除操作的恢复期间将第二擦除脉冲施加到存储器线。以此方式，可动态地改变第二擦除脉冲的脉冲宽度(或擦除周期)以避免过度擦除耦合到存储器线的存储器单元。

在至少一些实施例中，控制逻辑确定第一擦除脉冲的斜变周期(在暂停之前)是否达到设定成大部分擦除电压的参考电压，或VERA(例如，在足够接近VERA的擦除电压的预定百分比内以开始擦除存储器单元)。举例来说，控制逻辑可识别与第一擦除脉冲的斜变周期相关联的参考电压，其满足(至少达到)第一擦除脉冲的擦除电压的阈值百分比(例如，在足够接近VERA的擦除电压的预定百分比内以开始擦除存储器单元)。

在这些实施例中，控制逻辑接着可基于是否满足此参考电压而决定是否修改平顶周期的脉冲宽度。换句话说，如果暂停电压电平并不满足参考电压，那么控制逻辑可针对第二擦除脉冲使用脉冲宽度的默认平顶周期，因为无过度擦除风险，且默认平顶周期将确保存储器单元的完全擦除。然而，如果暂停电压电平确实满足参考电压，那么控制逻辑可在第一擦除脉冲的斜变周期期间将第二擦除脉冲的脉冲宽度减小达到暂停电压电平与达到参考电压之间的时间差。平顶周期的此减小可避免耦合到存储器线的存储器单元的过度擦除且减少完成恢复擦除操作所需的时间。

因此，根据本公开的一些实施例实施的系统和方法的优点包含但不限于与存储器性能有关的QoS的显著改进，例如，在恢复擦除操作之后，由于缩短后续擦除脉冲的脉冲宽度(适当时)而减少时延。此外，擦除脉冲的斜变周期的较慢斜变速率避免先前所描述的电荷捕获问题，这是归因于在正被擦除的串或子块内显著减轻的GIDL。存储器操作领域的技术人员将清楚其它优点，包含与在下文论述的存储器装置相关联的擦除操作。

图1A绘示根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类媒体或存储器装置的组合。存储器子系统110可为存储装置、存储器模块或存储装置和存储器模块的混合。

存储器装置130可以是非易失性存储器装置。非易失性存储器装置的一个实例为与非(NAND)存储器装置。非易失性存储器装置为一或多个裸片的封装。每一裸片可以包含一或多个平面。平面可被分组为逻辑单元(LUN)。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面包含一组物理块。每一块包含页的集合。每一页包含一组存储器单元(“单元”)。单元为存储信息的电子电路。取决于单元类型，单元可存储一或多个二进制信息位，且具有与所存储的位数相关的各种逻辑状态。逻辑状态可以由二进制值(例如，“0”和“1”或这类值的组合)表示。

存储器装置130可由布置成也称为存储器阵列的二维或三维网格的位构成。将存储器单元形成到列(下文也称为位线)及行(下文也称为字线)的阵列中的硅晶片上。字线可指存储器装置的与一或多个位线一起用于产生存储器单元中的每一个的地址的一或多个存储器单元行。位线和字线的相交点构成存储器单元的地址。

存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态硬盘(SSD)、快闪盘、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储器(UFS)驱动器、安全数字(SD)和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)以及各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、交通工具(例如，飞机、无人机、火车、汽车或其它运输工具)、具有物联网(IoT)功能的装置、嵌入式计算机(例如，交通工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的这类计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A绘示耦合到一个存储器子系统110的主机系统120的一个实例。如本文所使用，“耦合到”或“与…耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等的连接。

主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓存器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110，例如，将数据写入到存储器子系统110以及从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用来在主机系统120与存储器子系统110之间发射数据。当存储器子系统110通过物理主机接口(例如，PCIe主线)与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口、开放NAND快闪接口(ONFI)接口，或某一其它接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1A绘示存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND类型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)

存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可存储一个位每单元。其它类型的存储器单元，例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)每单元可存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分、MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。

尽管描述了例如非易失性存储器单元的3D交叉点阵列及NAND型快闪存储器(例如，2D NAND、3D NAND)等非易失性存储器组件，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。

存储器子系统控制器115可为处理装置，其包含一或多个处理器(例如，处理器117)，所述处理器配置成执行存储在本地存储器119中的指令。在所绘示的实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其配置成存储用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程的指令。

在一些实施例中，本地存储器119可包含存储存储器指针、所提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已绘示为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依赖于外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。

通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测及错误校正码(ECC)操作、加密操作、高速缓存操作，及与存储器装置130相关联的逻辑地址(如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收到的命令转换成命令指令以存取存储器装置130以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可以包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，其可从存储器子系统控制器115接收地址且对地址进行解码以存取存储器装置130。

在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110是受管理存储器装置，其包含具有裸片上的控制逻辑(例如，本地媒体控制器135)的原始存储器装置130和用于同一存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)。受管理存储器装置的实例是受管理NAND(MNAND)装置。

在一些实施例中，本地媒体控制器135(例如，其包含控制逻辑)的控制逻辑可实施擦除操作管理器138。擦除操作管理器138可管理在完成介入更高优先级存储器命令之后执行的擦除操作、暂停命令和恢复操作的处置。在一些实施例中，擦除操作管理器138整体或部分地集成在存储器子系统控制器115和/或主机系统120内。在各种实施例中，本地媒体控制器135进一步包含或耦合到可用于在响应于暂停命令而暂停之前跟踪每一擦除操作的持续时间以及其它时间周期的一或多个计时器144。一或多个计时器144可因此用于确定暂停脉冲周期以及到达特定参考电压之前的时间，所述特定参考电压为斜变周期期间的擦除电压的阈值百分比，如将论述。在至少一些实施例中，存储器装置130进一步包含记录或存储参考电压、暂停电压电平和其它数据的内部存储器。

图1B是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话及类似者。存储器子系统控制器115(例如，存储器装置130外部的控制器)可以是存储器控制器或其它外部主机装置。

存储器装置130包含逻辑上布置成行和列的存储器单元阵列104。呈逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而呈逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可以与存储器单元的多于一个逻辑行相关联，并且单个数据线可以与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1B中未展示)能够经编程为至少两个目标数据状态中的一者。

提供行解码电路系统108和列解码电路系统111以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置130还包含输入/输出(I/O)控制电路系统112以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路系统112以及行解码电路系统108和列解码电路系统111通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和本地媒体控制器135通信以锁存传入命令。

控制器(例如，在存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取，并产生外部存储器子系统控制器115的状态信息，即，本地媒体控制器135配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。在至少一些实施例中，本地媒体控制器135包含擦除操作管理器138。本地媒体控制器135与行解码电路系统108和列解码电路系统111通信，以响应于地址而控制行解码电路系统108和列解码电路系统111。

本地媒体控制器135还与高速缓存寄存器118及数据寄存器121通信。高速缓存寄存器118锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，同时存储器单元阵列104正忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器118传送到数据寄存器121以用于传递到存储器单元阵列104；接着可将新数据从I/O控制电路系统112锁存在高速缓存寄存器118中。在读取操作期间，可将数据从高速缓存寄存器118传递到I/O控制电路系统112以用于输出到存储器子系统控制器115；随后可将新数据从数据寄存器121传递到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器121可形成存储器装置130的页缓冲器(例如，可形成其至少一部分)。页缓冲器可以进一步包含感测装置(例如，感测放大器)以感测存储器单元阵列104的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态。状态寄存器122可以与I/O控制电路系统112和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。

存储器装置130经由控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步通过控制链路132接收额外的或替代的控制信号(未展示)。在一个实施例中，存储器装置130经由多路复用的输入/输出(I/O)总线134从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由I/O总线134将数据输出到存储器子系统控制器115。

举例来说，可在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收到命令并且接着可将所述命令写入到命令寄存器124中。可以在I/O控制电路系统112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收地址并且接着可以将所述地址写入到地址寄存器114中。可经由I/O控制电路系统112处用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓存寄存器118中。随后可以将数据写入到数据寄存器121中以用于编程存储器单元阵列104。

在实施例中，可省略高速缓存寄存器118，并且可将数据直接写入到数据寄存器121中。还可以通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。尽管可以参考I/O引脚，但其可以包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。

本领域的技术人员应了解，可提供额外的电路系统及信号并且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可以不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以进行图1B的单个块组件的功能性。另外，虽然根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。

图2A到2C是例如NAND存储器阵列等存储器单元阵列200A的部分的示意图，所述部分可例如作为存储器单元阵列104的部分用在根据实施例参考图1B描述的类型的存储器中。存储器阵列200A包含存取线(例如字线202₀到202_N)及数据线(例如位线204₀到204_M)。字线202可以多对一关系耦合到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。

存储器阵列200A可布置成行(各自对应于字线202)和列(各自对应于位线204)。每列可包含经串联连接存储器单元串(例如，非易失性存储器单元)，例如NAND串206₀到206_M中的一个。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元208₀到208_N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可在选择栅极210(例如，场效晶体管)与选择栅极212(例如，场效晶体管)之间串联连接，所述选择栅极例如为选择栅极210₀到210_M中的一者(例如，其可为源极选择晶体管，通常称为选择栅极源极)，且所述选择栅极例如为选择栅极212₀到212_M中的一者(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)。选择栅极210₀至210_M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极212₀到212_M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的数个选择栅极，每一选择栅极串联地配置成接收相同或独立控制信号。

每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元208₀。例如，选择栅极210₀的漏极可连接到对应NAND串206₀的存储器单元208₀。因此，每一选择栅极210可配置成将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。

在一些实施例中，将漏极选择线(SGD)和源极选择线(SGS)分离且加偏压到不同源极或共同共享源极。此外，SGD和SGS线可为存储器子块的若干层中的一些，每一层可包含如上文所解释的各种连接。此外，共同源极216(SRC)可以是可以完全或部分地分段或可以完全连接的板。

每一选择栅极212的漏极可连接到位线204以用于对应的NAND串206。举例来说，选择栅极212₀的漏极可连接到用于对应NAND串206₀的位线204₀。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208_N。举例来说，选择栅极212₀的源极可连接到对应NAND串206₀的存储器单元208_N。因此，每一选择栅极212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。

图2A中的存储器阵列200A可为准二维存储器阵列，且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在基本上平行的平面中延伸。或者，图2A中的存储器阵列200A可为三维存储器阵列，例如其中NAND串206可基本上垂直于含有共同源极216的平面且基本上垂直于含有位线204的平面的方式延伸，所述含有位线的平面可基本上平行于含有共同源极216的平面。

存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱等等)，及控制栅极236，如图2A中所示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230和经界定源极/漏极(例如，漏极)232。存储器单元208具有连接到(且在一些情况下形成)字线202的其控制栅极236。

存储器单元208的列可以是选择性地连接到给定位线204的NAND串206或数个NAND串206。一行存储器单元208可为共同地连接到给定字线202的存储器单元208。存储器单元208的行可(但未必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同地连接到给定字线202的每隔一个存储器单元208。举例来说，共同地连接到字线202_N且选择性地连接到偶数位线204(例如，位线204₀、204₂、204₄等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202_N且选择性地连接到奇数位线204(例如，位线204₁、204₃、204₅等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。

尽管在图2A中未明确地描绘位线204₃到204₅，但从图中显而易见，存储器单元阵列200A的位线204可从位线204₀到位线204_M连续地编号。共同地连接到给定字线202的存储器单元208的其它分组还可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部或下部页)可视为存储器单元的逻辑页。存储器单元块可包含配置成一起被擦除的那些存储器单元，例如连接到字线202₀到202_N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。尽管结合NAND快闪存储器论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。

图2B是如可用于参考图1B所描述的类型的存储器中的存储器单元阵列200B的一部分的另一示意图，例如作为存储器单元阵列104的一部分。图2B中的带相同编号的元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体支柱的竖直结构，其中支柱的部分可充当NAND串206的存储器单元的通道区。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线204₀到204_M，且通过选择晶体管210(例如，其可为源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过对选择线215₀到215_K施加偏压来连接到其相应位线204，以选择性地激活各自在NAND串206与位线204之间的特定选择晶体管212。可通过对选择线214加偏压来启动选择晶体管210。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202共同彼此连接的存储器单元的行可共同地称为层。

图2C是可例如作为存储器单元阵列104的一部分用在参考图1B所描述的类型的存储器中的存储器单元阵列200C的一部分的另一示意图。图2C中的带相同编号的元件对应于如关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216。举例来说，存储器单元阵列200A的部分可为存储器单元阵列200C的部分。

图2C描绘将NAND串206分组为存储器单元块250，例如存储器单元块250₀-250_L。存储器单元块250可为可在单个擦除操作中共同被擦除的存储器单元208(“擦除块”)的分组。每一存储器单元块250可表示与例如选择线215₀的单个选择线215共同相关联的那些NAND串206。存储器单元块250₀的源极216可为与存储器单元块250_L的源极216相同的源极。举例来说，每一存储器单元块250₀到250_L可选择性地共同连接到源极216。一个存储器单元块250的存取线202和选择线214和215分别与存储器单元块250₀-250_L的任何其它存储器单元块的存取线202和选择线214和215可不具有直接联系。

位线204₀-204_M可连接(例如，选择性地连接)到可为存储器装置130的页缓冲器的一部分的缓冲器部分240。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块250₀到250_L)。缓冲器部分240可包含感测电路(其可包含感测放大器)以用于感测在相应位线204上指示的数据值。

图3是可用在参考图1B所描述的类型的存储器中的存储器单元阵列300的一部分的示意框图。存储器单元阵列300描绘为具有四个存储器平面350(例如，存储器平面350₀至350₃)，每一存储器平面与相应的缓冲器部分240通信，所述缓冲器部分可共同地形成页缓冲器352。虽然描绘了四个存储器平面350，但其它数目的存储器平面350可共同地与页缓冲器352通信。每一存储器平面350描绘为包含L+1存储器单元块250(例如，存储器单元块250₀到250_L)。

继续参考图1B、2A到2C，在真实擦除子操作期间(在此期间，存储器单元实际上被擦除)，本地媒体控制器135(例如，擦除操作管理器138)可在选择栅极210₀到210_M(SGS晶体管)接通的同时致使共同源电压线(例如，SRC 216(图2A))用擦除脉冲斜变到擦除电压(VERA)(见图4A)。斜变到此高偏压擦除电压，且随后从此电压斜变中恢复，花费大量时间。同时，擦除操作管理器138可致使选择栅极212₀到212_M(图2A)断开以使得选择栅极212₀到212_M的漏极能够浮动，这致使位线204₀到204_M也浮动。此外，擦除操作管理器138可将字线202(图2A)耦合到接地(例如，零伏)，或将字线202保持在低电压下，如图4中所绘示。存储器阵列200A处的此电压电平集可产生致使擦除存储器单元208₀到208_N的擦除电势，例如迫使电子通过每一存储器单元的主体离开浮动位线204₀到204_M。

在其它实施例中，可进行相反操作，因此断开选择栅极210₀到210_M，从而致使SRC线216浮动，同时位线的电压斜变到Vera，同时接通选择栅极212₀到212_M。如先前所提到，在3DNAND中，通道区、支柱或位线中的一者也可在电压上斜升，以致使擦除经附接存储器单元。因此，在本文中为简单起见，对“存储器线”的参考应理解为参考2D NAND中的SRC线或位线中的任一者，或参考3D NAND中的通道、支柱或位线中的任一者。在一些实施例中，在相同真实擦除子操作期间擦除存储器单元的一或多个子块，包含物理块。存储器单元的块可通常理解为包含四个或更多个子块，其中每一子块包含单独的存储器单元串。

图4A是根据实施例的擦除脉冲400A的简化电压波形描绘。对于擦除操作，本地媒体控制器135(例如，控制逻辑)可通过首先致使将预编程脉冲402施加到存储器线(例如，位线、源线或类似者)，随后致使将擦除脉冲400A施加到存储器线，随后致使将一或多个编程验证脉冲422施加到存储器线而引导擦除操作的执行。本公开的焦点在总体擦除操作的真实擦除子操作期间施加的擦除脉冲400A上。在各种实施例中，擦除脉冲400A包含斜变周期404、具有脉冲宽度的平顶周期408和恢复周期410。取决于在擦除脉冲400A处于斜变周期404时是否暂停擦除操作，控制逻辑可选择性地修改平顶周期408的脉冲宽度，如将更详细地论述。

图4B是根据实施例的存储器线斜变到擦除电压如何影响耦合到存储器线的存储器单元的数目的简化框图。图4C是绘示根据各种实施例的取决于擦除电压的斜变速率而改变的热电子注入型干扰效应的实例曲线图。当在快速(或急剧)斜变速率下将擦除脉冲400A的斜变周期一直增加到擦除电压时，可能发生擦除干扰，所述擦除干扰致使距存储器线最远的选择栅极(SG)晶体管(与SGD0相关联)经历阈值电压(Vt)捕获问题。SG晶体管(相对于图2A到2B被称作选择栅极212)经控制以接通和断开存储器单元串，存储器单元串通常为存储器单元的子块。

在此类存储器装置中，热电子注入型干扰可由存储器阵列的通道或支柱的栅致漏极泄漏(GIDL)引起，例如，尤其在具有阵列下电路(CUA)设计的3D-NAND闪存内，这是由于与例如较接近于存储器线的SGD4晶体管处相比，跨SGD0晶体管处的通道或支柱的电位梯度较低。GIDL还可在较小程度上影响例如SGD1到SGD4等其它SG晶体管的通道电位，其中如果斜变速率足够高，那么可在更多和可能所有SG晶体管上观察到SG Vt捕获问题。至少与SGD0晶体管相关联的SG晶体管上的此电荷捕获问题可能会影响SG晶体管的Vt的稳定性。因此，SG晶体管的Vt级的稳定性的缺乏可能导致存储器单元的对应串的编程和/或读取失败。

如参考图4C的较慢斜变速率擦除脉冲可观察到，热电子注入型干扰较不明显，且因此可通过采用较长斜升周期404来避免电荷捕获问题。然而，较慢斜变速率增加完成擦除操作的时间，且增加在斜变周期404期间接收到暂停命令的可能性。下文的描述解决这些问题。

图5A是根据实施例的在一或多个存储器单元处完成擦除操作的完整擦除脉冲500A的实例波形。用于擦除暂停操作时间(tESPD)的最大规范被设置为150微秒(μs)。在一些实施例中，将tESPD定义为从存储器装置130(例如，NAND)接收到擦除暂停命令到存储器装置130返回到就绪状态时的响应时间。从恢复擦除到下一擦除暂停的最小时间(tRSESPD)当前目标为短于1毫秒(ms)的极为激进的量。在一些实施例中，高级3D-CUA NAND闪存装置通常需要约1.5ms/循环的较长块擦除时间(TBERS)。这些规范越来越减少可用于总体擦除操作的时间。

图5B是根据实施例的在平顶周期期间暂停完整擦除脉冲500A的部分擦除脉冲500B的实例波形。在一些实施例中，成功的NAND闪存存储器需要较短的读取时延时间以实现服务质量(QoS)规范。为了改进读取时延时间，可例如在平顶周期期间引入暂停擦除操作以将读取操作优先化的擦除暂停功能以减少用于处置读取请求的等待时间。其中在平顶(VERA持续时间周期)期间执行擦除操作的暂停的区段擦除特征为当任何特定存储器装置或组件中的完整擦除时间相当长时达到tRSESPD目标的一个解决方案。

图6A是根据实施例的在擦除脉冲的斜变周期604期间暂停的不完整擦除脉冲600A的实例波形。如所论述，在第一(或原始)擦除脉冲的斜变周期604期间存储器装置将接收暂停命令且因此需要执行暂停操作的可能性增加。举例来说，图5B的擦除暂停功能(或其它擦除暂停操作)可在斜变周期期间发生。擦除暂停操作的开始为将擦除脉冲的存储器线放电(606A)，从而导致不完整擦除脉冲600A和擦除操作未完成。

图6B是根据实施例的具有动态调整的脉冲宽度的后续擦除脉冲600B的实例波形。如将更详细地论述，存储器装置130(例如，其控制逻辑)可基于不完整擦除脉冲600A的暂停电压电平选择性地修改后续擦除脉冲600B的平顶周期的脉冲宽度，因此允许动态脉冲宽度608。将参考图7更详细地论述识别暂停电压电平。如果后续擦除脉冲600B的脉冲宽度基于暂停电压电平足够高而缩短，那么放电606B将在默认平顶周期结束之前发生。

图7是根据各种实施例的在斜变周期期间暂停且识别某些变量的擦除脉冲700的实例波形。这些变量包含在斜变周期704期间暂停擦除操作时识别(或确定)的暂停电压电平(VERA_SUSPEND)、在平顶周期708期间擦除脉冲700达到的擦除电压(VERA)和暂停脉冲周期(T_SUSPEND)。在各种实施例中，为了确定暂停脉冲周期，控制逻辑在擦除脉冲700的开始处初始化计时器144，响应于检测到(例如，从主机120或另一I/O代理)暂停命令而停止计时器，且从计时器的值识别暂停脉冲周期。

在至少一些实施例中，擦除斜坡步长(ers_ramp_step)为用于脉冲的斜变周期704的电压步长，且擦除斜坡斜率(t_ers_ramp_slope)为擦除脉冲700朝向擦除电压(VERA)斜变时用于斜变周期704的每一步长的持续时间。在至少一些实施例中，控制逻辑如下确定暂停电压电平(VERA_SUSPEND)作为擦除斜坡电压步长(ers_ramp_step)与暂停脉冲周期(T_SUSPEND)的乘积除以斜变周期的斜率(t_ers_ramp_slope)。

VERA_SUSPEND＝(T_SUSPEND/t_ers_ramp_slope)*era_ramp_step

在此计算中，暂停脉冲周期(T_SUSPEND)为擦除脉冲700的脉冲周期704在擦除操作暂停之前的长度。控制逻辑可接着例如在本地存储器内或存储器装置130的存储器单元内记录暂停电压电平(例如，执行暂停电压电平的记录)。

图8是根据一些实施例的用于基于在擦除脉冲斜变周期期间发生的擦除暂停而进行自适应擦除脉冲宽度调制的方法800的流程图。方法800可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专门逻辑、可编程逻辑、微码、装置的硬件、集成电路，等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法800由图1A到1B的包含擦除操作管理器138的本地媒体控制器135执行。虽然以特定顺序或次序来展示，但是除非另外规定，否则可以修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每一实施例中并不需要所有过程。其它过程流程也是可能的。

在操作805处，斜变开始。更具体地说，处理逻辑致使擦除脉冲斜变到第一擦除脉冲的开始以执行与存储器线相关联的擦除操作。

在操作810处，可检测暂停命令。更具体来说，处理逻辑确定在将第一擦除脉冲施加到存储器线的同时是否已检测到暂停命令。

在操作815处，将默认持续时间用于平顶周期。更具体来说，响应于未检测到暂停命令，处理逻辑致使平顶周期的擦除持续时间为默认平顶周期(tFLATTOP)。

在操作820处，按暂停命令而行动。更具体地说，响应于检测到暂停命令，处理逻辑致使存储器线被放电，因此开始按暂停命令而行动。

在操作825处，确定暂停电压电平。更具体地说，处理逻辑确定暂停电压为擦除斜变电压步长与暂停脉冲周期的乘积除以斜变周期的斜率，所述暂停脉冲周期为擦除操作暂停之前的第一擦除脉冲的脉冲周期的长度。处理逻辑还可记录(例如，缓冲、高速缓存、存储)暂停电压电平以用于未来参考。

在操作830处，恢复擦除操作。更具体地说，处理逻辑检测擦除恢复命令，且致使恢复擦除操作。

在操作835处，将暂停电压电平与参考电压进行比较。更具体地说，处理逻辑识别与第一擦除脉冲的斜变周期相关联的参考电压，其满足第一擦除脉冲的擦除电压的阈值百分比(例如，在足够接近VERA的擦除电压的预定百分比内以开始擦除存储器单元)。处理逻辑进一步确定暂停电压电平(VERA_SUSPEND)是否满足参考电压(VERA_REF)。在至少一些实施例中，满足参考电压意味着暂停电压电平至少满足或超过参考电压。处理逻辑可接着使用此确定的结果选择性地修改(如将论述)在擦除恢复操作期间施加到存储器线的第二擦除脉冲的平顶周期的脉冲宽度。

在操作840处，将默认持续时间用于平顶周期。更具体地说，响应于暂停电压电平不满足参考电压，处理逻辑针对第二擦除脉冲的脉冲宽度采用默认平顶周期。在一些实施例中，此第二擦除脉冲为在恢复擦除操作之后(例如，在恢复擦除操作期间)施加到字线的后续脉冲。图9A是例如图7中的擦除脉冲的实例波形，其中根据实施例，暂停电压电平不满足参考电压。图9B是根据一些实施例的在恢复如图9A中暂停的擦除操作之后施加到存储器线的后续擦除脉冲的实例波形。举例来说，图9B中所绘示的第二擦除脉冲对于平顶周期具有完整默认持续时间。

在操作845处，修改擦除持续时间。更具体地说，响应于暂停电压电平满足参考电压，处理逻辑将第二擦除脉冲的脉冲宽度减小在第一擦除脉冲的斜变周期期间达到暂停电压电平与达到参考电压之间的时间差。图10A是根据实施例的例如图7中的擦除脉冲的实例波形，其中暂停电压电平确实满足参考电压。在暂停电压电平与达到参考电压之间的差在图10A中绘示为朝向第一擦除脉冲的斜变周期的顶部的“tFLATTOP_SUSPEND”。

图10B是根据一些实施例的在恢复如在图10A中暂停的擦除操作之后应用于存储器线的后续(或第二)擦除脉冲的实例波形。如所绘示，第二擦除脉冲具有tFLATTOP_RESUME脉冲宽度，其为默认持续时间(tFLATTOP)减去tFLATTOP_SUSPEND时间周期。

在操作450处，将第二擦除脉冲施加到存储器线。更具体地说，处理逻辑将具有平顶周期的减小的脉冲宽度的此第二擦除脉冲施加到存储器线。这减少完成擦除恢复操作所花费的时间，且避免过度擦除耦合到存储器线的存储器单元。

图11是根据至少一个实施例的用于基于在擦除脉冲斜变周期期间发生的擦除暂停而进行自适应擦除脉冲宽度调制的方法1100的流程图。方法1100可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专门逻辑、可编程逻辑、微码、装置的硬件、集成电路，等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法1100由图1A到1B的包含擦除操作管理器138的本地媒体控制器135执行。虽然以特定顺序或次序来展示，但是除非另外规定，否则可以修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每一实施例中并不需要所有过程。其它过程流程也是可能的。

在操作1110处，施加第一擦除脉冲。更具体地说，处理逻辑致使将第一擦除脉冲施加到存储器阵列的存储器线以执行擦除操作，所述存储器线是耦合到存储器单元串的导电线。

在操作1120处，暂停擦除操作。更具体地说，处理逻辑响应于在第一擦除脉冲的斜变周期期间接收到暂停命令而暂停擦除操作(参见图6A)。

在操作1130处，记录暂停电压电平。更具体地说，处理逻辑记录在暂停时的第一擦除脉冲的暂停电压电平。

在操作1140处，恢复擦除操作。更具体地说，处理逻辑致使响应于擦除恢复命令而恢复擦除操作。

在操作1150处，修改第二擦除脉冲的脉冲宽度。更具体地说，处理逻辑基于暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度，如参考图6B到10B所详细地论述。

在操作1160处，施加第二擦除脉冲。更具体地说，处理逻辑致使在擦除操作的恢复期间将第二擦除脉冲施加到存储器线。

图12绘示计算机系统1200的实例机器，所述实例机器内可执行用于致使所述机器执行本文中所论述的方法中的任何一或多者的指令集。在一些实施例中，计算机系统1200可对应于主机系统(例如，图1A的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1A的存储器子系统110)，或者可用于执行控制器的操作(例如，用于执行操作系统以执行对应于图1A的存储器子系统控制器115的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。

所述机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定待由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。

实例计算机系统1200包含处理装置1202、主存储器1204(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1210(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统1218，它们经由总线1230彼此通信。

处理装置1202表示一或多个通用处理装置，例如微处理器、中央处理单元，等等。更特定来说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1202也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器，等等。处理装置1202经配置以执行用于执行本文中所论述的操作和步骤的指令1228。计算机系统1200可进一步包含网络接口装置1212以经由网络1220通信。

数据存储系统1218可包含机器可读存储媒体1224(也称为计算机可读媒体)，其上存储有一或多组指令1228或体现本文中所描述的方法或功能中的任何一或多种的软件。数据存储系统1218可进一步包含本地媒体控制器135，其包含先前论述的擦除操作管理器138。指令1228还可在其由计算机系统1200执行期间完全或至少部分地驻存在主存储器1204内和/或处理装置1202内，主存储器1204和处理装置1202也构成机器可读存储媒体。机器可读存储媒体1224、数据存储系统1218和/或主存储器1204可对应于图1A的存储器子系统110。

在一个实施例中，指令1226包含用以实施对应于控制器(例如，图1A的存储器子系统控制器115)的功能性的指令。虽然在实例实施例中将机器可读存储媒体1224展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。因此应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。

已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常(但未必)，这些量使用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。

然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为施加到这些量的便利标记。本公开可以指将计算机系统的寄存器和存储器内的表示为物理(电子)数的数据操控和变换为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理数的其它数据的计算机系统或类似电子计算装置的动作和过程。

本公开还涉及用于执行本文中的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM及磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合于存储电子指令并且各自耦合到计算机系统总线的任何类型的媒体。

本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。

本公开可被提供为计算机程序产品或软件，其可包含机器可读媒体，机器可读媒体上存储有可用于对计算机系统(或其它电子装置)进行编程以执行根据本公开的过程的指令。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，非暂时性计算机可读)媒体包含机器(例如，计算机)可读取存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。

在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本发明进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书及图式。

Claims (20)

1.一种存储器装置，其包括：

存储器阵列，其包括存储器单元；以及

控制逻辑，其可操作地与所述存储器阵列耦合，所述控制逻辑执行包括以下各项的操作：

致使将第一擦除脉冲施加到所述存储器阵列的存储器线以执行擦除操作，所述存储器线是耦合到所述存储器单元的串的导电线；

响应于在所述第一擦除脉冲的斜变周期期间接收到暂停命令而暂停所述擦除操作；

记录在暂停时所述第一擦除脉冲的暂停电压电平；

致使响应于擦除恢复命令而恢复所述擦除操作；

基于所述暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度；以及

致使在所述擦除操作的恢复期间将所述第二擦除脉冲施加到所述存储器线。

2.根据权利要求1所述的存储器装置，其中所述操作进一步包括在将所述第一擦除脉冲施加到所述存储器线的同时检测所述暂停命令，且响应于检测到所述暂停命令：

致使所述存储器线放电；以及

从内部存储器检索所述暂停电压电平。

3.根据权利要求1所述的存储器装置，其中所述操作进一步包括确定所述暂停电压电平为擦除斜变电压步长与暂停脉冲周期的乘积除以所述斜变周期的斜率，所述暂停脉冲周期为所述擦除操作暂停之前的所述第一擦除脉冲的脉冲周期的长度。

4.根据权利要求3所述的存储器装置，其中所述操作进一步包括：

在所述第一擦除脉冲的开始处初始化计时器；

响应于检测到所述暂停命令而停止所述计时器；以及

从所述计时器的值识别所述暂停脉冲周期。

5.根据权利要求1所述的存储器装置，其中所述操作进一步包括：

识别与满足所述第一擦除脉冲的擦除电压的阈值百分比的所述第一擦除脉冲的所述斜变周期相关联的参考电压；

确定所述暂停电压电平不满足所述参考电压；以及

针对所述第二擦除脉冲的所述脉冲宽度使用默认平顶周期。

6.根据权利要求5所述的存储器装置，其中所述阈值百分比在所述擦除电压的预定百分比内。

7.根据权利要求1所述的存储器装置，其中所述操作进一步包括：

识别与满足所述第一擦除脉冲的擦除电压的阈值百分比的所述第一擦除脉冲的所述斜变周期相关联的参考电压；

确定所述暂停电压电平满足所述参考电压；以及

将所述第二擦除脉冲的所述脉冲宽度减小在所述第一擦除脉冲的所述斜变周期期间达到所述暂停电压电平与达到所述参考电压之间的时间差。

8.根据权利要求7所述的存储器装置，其中所述阈值百分比在所述擦除电压的预定百分比内。

9.一种方法，其包括：

致使将第一擦除脉冲施加到存储器阵列的存储器线以执行擦除操作，所述存储器线是耦合到存储器单元串的导电线；

响应于在所述第一擦除脉冲的斜变周期期间接收到暂停命令而暂停所述擦除操作；

记录在暂停时所述第一擦除脉冲的暂停电压电平；

致使响应于擦除恢复命令而恢复所述擦除操作；

基于所述暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度；以及

致使在所述擦除操作的恢复期间将所述第二擦除脉冲施加到所述存储器线。

10.根据权利要求9所述的方法，其进一步包括在将所述第一擦除脉冲施加到所述存储器线的同时检测所述暂停命令，且响应于检测到所述暂停命令：

致使所述存储器线放电；以及

从内部存储器检索所述暂停电压电平。

11.根据权利要求9所述的方法，其进一步包括确定所述暂停电压电平为擦除斜变电压步长与暂停脉冲周期的乘积除以所述斜变周期的斜率，所述暂停脉冲周期为所述擦除操作暂停之前的所述第一擦除脉冲的脉冲周期的长度。

12.根据权利要求11所述的方法，其进一步包括：

在所述第一擦除脉冲的开始处初始化计时器；

响应于检测到所述暂停命令而停止所述计时器；以及

从所述计时器的值识别所述暂停脉冲周期。

13.根据权利要求9所述的方法，其进一步包括：

识别与满足所述第一擦除脉冲的擦除电压的阈值百分比的所述第一擦除脉冲的所述斜变周期相关联的参考电压；

确定所述暂停电压电平不满足所述参考电压；以及

针对所述第二擦除脉冲的所述脉冲宽度使用默认平顶周期。

14.根据权利要求9所述的方法，其进一步包括：

识别与满足所述第一擦除脉冲的擦除电压的阈值百分比的所述第一擦除脉冲的所述斜变周期相关联的参考电压；

确定所述暂停电压电平满足所述参考电压；以及

将所述第二擦除脉冲的所述脉冲宽度减小在所述第一擦除脉冲的所述斜变周期期间达到所述暂停电压电平与达到所述参考电压之间的时间差。

15.一种方法，其包括：

在擦除操作期间在施加到存储器阵列的存储器线的第一擦除脉冲的斜变周期期间检测暂停命令，所述存储器线是耦合到存储器单元串的导电线；

确定所述第一擦除脉冲的暂停电压电平；

致使所述存储器线放电；

检测与所述擦除操作相关联的擦除恢复命令；以及

响应于检测到所述擦除恢复命令：

基于所述暂停电压电平选择性地修改第二擦除脉冲的平顶周期的脉冲宽度；以及

致使将所述第二擦除脉冲施加到所述存储器线。

16.根据权利要求15所述的方法，其中确定所述暂停电压电平包括确定擦除斜变电压步长与暂停脉冲周期的乘积除以所述斜变周期的斜率，所述暂停脉冲周期为所述擦除操作暂停之前的所述第一擦除脉冲的脉冲周期的长度。

17.根据权利要求16所述的方法，其进一步包括：

在所述第一擦除脉冲的开始处初始化计时器；以及

响应于检测到所述暂停命令而停止所述计时器；以及

从所述计时器的值识别所述暂停脉冲周期。

18.根据权利要求15所述的方法，其进一步包括记录所述暂停电压电平以供在所述擦除操作的恢复期间使用。

19.根据权利要求15所述的方法，其进一步包括：

识别与满足所述第一擦除脉冲的擦除电压的阈值百分比的所述第一擦除脉冲的所述斜变周期相关联的参考电压；

确定所述暂停电压电平不满足所述参考电压；以及

针对所述第二擦除脉冲的所述脉冲宽度使用默认平顶周期。

20.根据权利要求15所述的方法，其进一步包括：

识别与满足所述第一擦除脉冲的擦除电压的阈值百分比的所述第一擦除脉冲的所述斜变周期相关联的参考电压；

确定所述暂停电压电平满足所述参考电压；以及

将所述第二擦除脉冲的所述脉冲宽度减小在所述第一擦除脉冲的所述斜变周期期间达到所述暂停电压电平与达到所述参考电压之间的时间差。