CN117116865A - 晶圆级芯片规模封装 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 55
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 55
- 239000010703 silicon Substances 0.000 claims abstract description 55
- 239000012790 adhesive layer Substances 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims abstract description 15
- 150000001875 compounds Chemical class 0.000 claims description 8
- 238000000465 moulding Methods 0.000 claims description 8
- 229910000679 solder Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 5
- 230000001154 acute effect Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract 2
- 238000000034 method Methods 0.000 description 9
- 238000005520 cutting process Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- -1 polyethylene terephthalate Polymers 0.000 description 2
- 230000001012 protector Effects 0.000 description 2
- RVCKCEDKBVEEHL-UHFFFAOYSA-N 2,3,4,5,6-pentachlorobenzyl alcohol Chemical compound OCC1=C(Cl)C(Cl)=C(Cl)C(Cl)=C1Cl RVCKCEDKBVEEHL-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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Abstract
本发明提供一种晶圆级芯片规模封装，包括裸硅晶粒，该裸硅晶粒具有有源表面、与有源表面相反的后表面、以及在有源表面与后表面之间的侧壁表面。该裸硅晶粒包括后表面与侧壁表面之间的背侧角部。多个焊盘被设置在有源表面上。多个导电元件被分别设置在多个焊盘上。背侧带是通过使用粘合层而被粘附到后表面的。粘合层和背侧带突出超过裸硅晶粒的侧壁表面。粘着层沿着侧壁表面延伸并且包裹在所述背侧角部周围。使用粘合层保护裸硅晶粒以及背侧角部，从而减少裸硅晶粒在运转中可能遭受的损坏；并且还具有粘附到粘合层的背侧带，从而进一步的保护裸硅晶粒以及背侧角部，并提高整个封装的机械强度。
Description
相关专利申请的交叉引用
本发明要求2022年5月24日提交的美国临时专利申请No.63/345,057以及2023年4月10日提交的美国专利申请No.18/132,437的优先权，二者全部内容通过引用并入本文。
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶圆级芯片规模封装。
背景技术
如本领域中已知的，芯片规模封装(chip scale package，CSP)具有基本上等于被封装在封装内的硅有源器件或晶粒(die)的尺寸的总封装尺寸。一种此类CSP是以晶圆形式制造且因此称为晶圆级CSP或WLCSP(wafer level chip scale package，WLCSP，晶圆级芯片规模封装)。表面安装晶粒是WLCSP，其中I/O(Input/Output，输入/输出)触点(contact)呈凸块形式并且位于晶粒的有源侧上。
在制造期间，WLCSP器件(WLCSP封装)可能受到许多任务艺和应力的影响，这可能影响产品产率和产品可靠性。
发明内容
有鉴于此，本发明提供一种晶圆级芯片规模封装(wafer level chip scalepackage，WLCSP)，以解决上述问题。
根据本发明的第一方面，提供一种晶圆级芯片规模封装，所述晶圆级芯片规模封装包括：
裸硅晶粒，所述裸硅晶粒包括有源表面、与所述有源表面相反的后表面、以及所述有源表面与所述后表面之间的侧壁表面，其中，所述裸硅晶粒包括所述后表面与所述侧壁表面之间的背侧角部；
多个焊盘，所述多个焊盘设置在所述有源表面上；
多个导电元件，所述多个导电元件分别设置在所述多个焊盘上；以及
背侧带，所述背侧带通过使用粘合层而粘附到所述后表面，其中，所述粘合层和所述背侧带突出超过所述裸硅晶粒的所述侧壁表面，并且其中，所述粘合层沿着所述侧壁表面延伸并且包裹在所述背侧角部周围。
本发明的晶圆级芯片规模封装由于包括：裸硅晶粒，所述裸硅晶粒包括有源表面、与所述有源表面相反的后表面、以及所述有源表面与所述后表面之间的侧壁表面，其中，所述裸硅晶粒包括所述后表面与所述侧壁表面之间的背侧角部；多个焊盘，所述多个焊盘设置在所述有源表面上；多个导电元件，所述多个导电元件分别设置在所述多个焊盘上；以及背侧带，所述背侧带通过使用粘合层而粘附到所述后表面，其中，所述粘合层和所述背侧带突出超过所述裸硅晶粒的所述侧壁表面，并且其中，所述粘合层沿着所述侧壁表面延伸并且包裹在所述背侧角部周围。因此本发明中使用粘合层保护裸硅晶粒以及背侧角部，从而减少裸硅晶粒在运转中可能遭受的损坏；并且还具有粘附到粘合层的背侧带，从而进一步的保护裸硅晶粒以及背侧角部，并提高整个封装的机械强度；从而提高封装产品的产率和产品可靠性。
附图说明
包括附图以提供对本发明的进一步理解，并且这些附图被并入且构成本发明的一部分。附图例示了本发明的实现，并与说明书一起用于解释本发明的原理。在附图中：
图1是根据本发明的实施方式的晶圆级芯片规模封装(WLCSP)的示意性俯视图；
图2是图1中的WLCSP的仰视图；
图3是沿图1中的线I-I’截取的示意性横截面图；
图4是根据本发明的另一实施方式的WLCSP的放大局部图；
图5是根据本发明的又一实施方式的WLCSP的放大局部图；以及
图6至图10是示出根据本发明的实施方式的用于制作具有侧壁保护的WLCSP的示例性方法的示意图。
具体实施方式
在下面对本发明的实施方式的详细描述中，对附图进行了参考，这些附图构成了本发明的一部分，并且在附图中通过例示的方式示出了可以实践本发明的特定的优选实施方式。
对这些实施方式进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施方式，并且可以进行机械、化学、电气和程序上的改变。因此，以下详细描述不应作为限制性的，并且本发明的实施方式的范围仅由所附权利要求限定。
将理解的是，当将“元件”或“层”称为在另一元件或层“上”、“连接至”另一元件或层、或“耦接至”另一元件或层时，它可以直接在另一元件或层上、连接至另一元件或层、耦接至另一元件或层，或者可以存在中间元件或层。相反，当将元件称为“直接”在另一元件或层“上”、“直接连接至”另一元件或层、或“直接耦接至”另一元件或层时，则不存在中间元件或层。相同的数字通篇指代相同的要素。如本文所用，术语“和/或”包括一个或多个相关列出项的任何和所有组合。
处置缺陷(handling defect)(例如，晶粒角部应力、碎裂和/或晶粒裂纹)可能导致功能故障，这些功能故障可能发生在WLCSP处理期间，或者由于环境温度或机械性使用应力而在电子产品的使用期限内出现。WLCSP处置缺陷可以发生在跨越器件工艺流(从划切通带和卷轴包装的WLCSP后端工艺到WLCSP器件(装置、或设备)在产品印刷电路板组件(printed circuit board assembly，PCBA)上的最终表面安装)的任何步骤处。在单体化(singulation)之后，裸硅晶粒的背侧角部在运输和物理处理期间很容易被碎屑损坏。本发明解决了该问题。
请参考图1至图3。图1是根据本发明的实施方式的晶圆级芯片规模封装(WLCSP)10的示意性俯视图。图2是图1中的WLCSP 10的仰视图。图3是沿图1中的线I-I’截取的示意性横截面图。如图1至图3所示，WLCSP 10包括未被模制化合物封装的裸硅晶粒(bare silicondie)100。根据本发明一个实施方式，裸硅晶粒100包括有源表面S1以及与有源表面S1相反的后表面S2以及在有源表面S1与后表面S2之间的四个侧壁表面SW。背侧角部(backsidecorner)BC被限定在后表面S2与侧壁表面SW之间。裸硅晶粒100未被模制化合物(或模塑料)包封或封装(encapsulated)。
根据本发明一个实施方式，在有源表面S1上提供多个焊盘101(诸如焊料焊盘或凸块焊盘)。根据本发明一个实施方式，多个导电元件110(诸如焊球、焊料凸块、金属凸块、微凸块或金属柱)可以分别设置在多个焊盘101上，以用于进一步连接。应当理解，附图中的元件的尺寸和数量仅用于例示目的。根据本发明一个实施方式，多个焊盘101可以是在重分布层(re-distribution layer，RDL)结构(未示出)中形成的重分布焊盘。
根据本发明一个实施方式，通过使用诸如环氧树脂层的粘合层(或胶层)210将诸如聚对苯二甲酸乙二醇酯(polyethylene terephthalate，PET)带的背侧带220粘附到裸硅晶粒100的后表面S2。根据本发明一个实施方式，粘合层210和背侧带220突出超过裸硅晶粒100的侧壁表面SW达距离d，例如，d＝5微米至40微米(包括5微米和40微米)。例如，在本发明一个实施例中，制造时相邻的晶粒之间预留的切割道约为80微米，这样切割后单侧距离d大约为40微米。此外在切割工艺会预留5微米的间距(切割刀距离晶粒的间距)，这样粘合层210和背侧带220突出超过裸硅晶粒100的侧壁表面SW的距离d在5微米至40微米之间，从而合理控制切割的间距，保证切割的安全性。当然，本发明实施例中，切割道及切割预留间距可以根据实际需求进行调整，例如提高切割道的间距和切割预留间距，或者，根据切割刀的刀宽确定，等等。例如在本发明一个实施例中，粘合层210和背侧带220突出超过裸硅晶粒100的侧壁表面SW的距离d在5微米至切割道的宽度的一半之间。根据本发明一个实施方式，粘合层210沿着裸硅晶粒100的侧壁表面SW延伸并且包裹在背侧角部BC周围。根据本发明一个实施方式，粘合层210在裸硅晶粒100的侧壁表面SW上的高度h可以等于或小于25微米。在本发明一个实施例中，粘合层210的厚度可以例如是25微米，在制造时，例如可以通过粘合层210将背侧带220粘附到裸硅晶粒10的后表面S2，因此粘合层210可能会被挤压而有部分粘附到侧壁表面SW，因此粘合层210在裸硅晶粒100的侧壁表面SW上的高度h大于零并小于等于粘合层210的厚度(例如25微米)。侧壁表面SW的其余部分未被粘合层210覆盖。在背侧角部BC周围的粘合层210用作侧壁保护件，其可以防止在运输和物理处理期间侧壁损坏或碎裂。例如，裸硅晶粒在单体化之后，裸硅晶粒的背侧角部在运输和物理处理期间很容易被碎屑损坏。随着应用在WLCSP中需要更小和更薄的晶粒，晶粒处置缺陷(die handlingdefect)的风险由于不存在晶粒侧壁保护而增加。例如，裸硅晶粒在封装厂制造完成后，运输到SMT(表面贴装技术，Surface Mounted Technology)厂或其他地点的途中，容易发生损坏。在本发明一个实施例中，可以使用粘合层210保护裸硅晶粒100以及背侧角部BC，从而减少裸硅晶粒100在运转中可能遭受的损坏；并且在本发明一个实施例中，还具有粘附到粘合层210的背侧带220，背侧带220的侧壁与粘合层210的侧壁齐平，从而进一步的保护裸硅晶粒100以及背侧角部BC，并提高整个封装的机械强度。因此，本发明实施例的方式不仅可以保护运输和物理处理期间裸硅晶粒100可能的损坏，而且还可以在SMT过程中及在SMT之后对裸硅晶粒100持续的保护。本发明实施例的方式特别适用于WLCSP，WLCSP中晶粒100未被模制化合物(或模塑料)包封或封装，因此本发明实施例的方式可以保护未被模制化合物(或模塑料)包封或封装的晶粒100，并且本发明实施例中的粘合层210和背侧带220的材料及安装方式等也不同于模塑料，并且本发明实施例中粘合层210和背侧带220的安装更加简单易操作，并且不会影响切割制程。
根据本发明一个实施方式，粘合层210的端部表面S3与裸硅晶粒100的邻接侧壁表面SW之间的夹角θ可以近似为直角。根据本发明一个实施方式，如图4所示，粘合层210的端部表面S3与WLCSP 10a的裸硅晶粒100的邻接侧壁表面SW之间的夹角θ可以是锐角。根据本发明一个实施方式，如图5所示，粘合层210的端部表面S3与WLCSP 10b的裸硅晶粒100的邻接侧壁表面SW之间的夹角θ可以是钝角。本发明一个实施例中，夹角θ可以根据粘合层210的材料或形态的不同来自由设置，从而使得粘合层具有更多不同的材料或形态的选择和设计方式。
图6至图10是示出根据本发明的实施方式的用于制作具有侧壁保护的WLCSP的示例性方法的示意图，其中相同的区域、元件或层由相同的数字标号或标记表示。如图6所示，提供了具有前侧1a和后侧1b的薄(thin)晶圆(wafer)1。根据本发明一个实施方式，薄晶圆1包括在前侧1a上的多个晶粒区域DA。在每个晶粒区域DA内制作集成电路元件。根据本发明一个实施方式，多个导电元件110(例如，焊球、焊料凸块或金属凸块)被设置在前侧1a上的晶粒区域DA上。多个晶粒区域DA由划切道(切割道)SA分开。前侧1a经受预切割工艺BL1，以沿着划切道SA将半切割沟槽T1形成到薄晶圆1的前侧1a中。
如图7所示，研磨带130被临时粘附到薄晶圆1的前侧1a。然后，薄晶圆1经受晶圆背侧研磨以从其背侧1b去除薄晶圆1的一部分，从而形成单独的裸硅晶粒10。当晶圆1被减薄到低于半切割沟槽T1的水平时，发生晶粒单体化。
如图8所示，在完成晶粒单体化之后，通过粘合层210将背侧带220粘附到裸硅晶粒10的后表面S2。此时，粘合层210可以被挤压到划切道SA中，并且可以在背面拐角BC周围部分地覆盖裸硅晶粒10的侧壁表面SW。
如图9所示，在将背侧带220层压到裸硅晶粒10上之后，去除研磨带130，从而形成临时结构TS。有源表面S1与有源表面S1上的导电元件110显露出来。
如图10所示，然后使临时结构TS经受锯切工艺BL2，以沿着划切道SA切割穿过粘合层210和背侧带220。根据本发明一个实施方式，粘合层210沿着裸硅晶粒100的侧壁表面SW延伸并且包裹在背侧角部BC周围。根据本发明一个实施方式，粘合层210在裸硅晶粒100的侧壁表面SW上的高度h可以等于或小于25微米。侧壁表面SW的其余部分未被粘合层210覆盖。在背侧角部BC周围的粘合层210用作侧壁保护件，其可以防止在运输和物理处理期间侧壁损坏或碎裂。
本领域技术人员将容易地观察到，在保留本发明的教导的同时，可以对器件和方法进行许多修改和更改。因此，上述公开应当被解释为仅受所附权利要求的范围和界限的限制。
Claims (10)
1.一种晶圆级芯片规模封装，其特征在于，所述晶圆级芯片规模封装包括：
裸硅晶粒，所述裸硅晶粒包括有源表面、与所述有源表面相反的后表面、以及所述有源表面与所述后表面之间的侧壁表面，其中，所述裸硅晶粒包括所述后表面与所述侧壁表面之间的背侧角部；
多个焊盘，所述多个焊盘设置在所述有源表面上；
多个导电元件，所述多个导电元件分别设置在所述多个焊盘上；以及
背侧带，所述背侧带通过使用粘合层而粘附到所述后表面，其中，所述粘合层和所述背侧带突出超过所述裸硅晶粒的所述侧壁表面，并且其中，所述粘合层沿着所述侧壁表面延伸并且包裹在所述背侧角部周围。
2.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述裸硅晶粒未被模制化合物包封。
3.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述多个焊盘包括焊料焊盘或凸块焊盘。
4.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述多个导电元件包括焊球、焊料凸块、金属凸块、微凸块或金属柱。
5.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述粘合层和所述背侧带突出超过所述裸硅晶粒的所述侧壁表面达5微米至40微米的距离。
6.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述粘合层在所述裸硅晶粒的所述侧壁表面上的高度等于或小于25微米。
7.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述粘合层仅部分地覆盖所述裸硅晶粒的所述侧壁表面。
8.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述粘合层的端部表面与所述裸硅晶粒的所述侧壁表面之间的夹角为直角。
9.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述粘合层的端部表面与所述裸硅晶粒的所述侧壁表面之间的夹角为锐角。
10.如权利要求1所述的晶圆级芯片规模封装，其特征在于，所述粘合层的端部表面与所述裸硅晶粒的所述侧壁表面之间的夹角为钝角。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/345,057 | 2022-05-24 | ||
| US18/132,437 US20230386954A1 (en) | 2022-05-24 | 2023-04-10 | Wafer level chip scale package with sidewall protection |
| US18/132,437 | 2023-04-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117116865A true CN117116865A (zh) | 2023-11-24 |
Family
ID=88793570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310523663.0A Pending CN117116865A (zh) | 2022-05-24 | 2023-05-10 | 晶圆级芯片规模封装 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117116865A (zh) |
-
2023
- 2023-05-10 CN CN202310523663.0A patent/CN117116865A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |