CN117116314A - 半导体装置、用于操作半导体装置的方法和计算系统 - Google Patents

Abstract

提供半导体装置、用于操作半导体装置的方法和计算系统。所述半导体装置包括：数据时钟信号生成器电路，被配置为输出多个数据时钟信号，所述多个数据时钟信号具有不同相位并且用于生成存储器装置的多个内部数据时钟信号；数据发送器，被配置为基于被转变一次的测试模式来生成数据信号，根据延迟值来延迟被转变一次的数据信号，并且将数据信号输出到存储器装置；数据接收器，被配置为从存储器装置接收输出信号，输出信号包括第一采样数据，第一采样数据通过基于来自所述多个内部数据时钟信号的第一内部数据时钟信号对数据信号进行采样而获得；以及训练电路，被配置为基于第一采样数据来改变延迟值并且确定延迟值的最终值。

Description

半导体装置、用于操作半导体装置的方法和计算系统

本申请基于并要求于2022年5月23日在韩国知识产权局提交的第10-2022-0062921号韩国专利申请和于2022年9月26日在韩国知识产权局提交的第10-2022-0121609号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。

技术领域

本公开的一个或多个实施例涉及半导体装置，并且更具体地，涉及半导体装置和训练数据时钟信号以获得数据传输的最佳占空比的方法。

背景技术

组件装置(诸如，存储器装置)和包括片上系统(SoC)的计算系统需要高性能。出于组件装置的高速率数据输入和输出的目的，片上系统可将时钟信号和数据时钟信号提供给组件装置。时钟信号的占空比可根据变化的温度或电压而波动，并且当准确的占空比不被使用时，读取数据信号的裕度变得劣化。此外，由于数据时钟信号的频率高于时钟信号的频率，因此调整数据时钟信号的占空比以获得数据传输的准确裕度可以是必要的。

发明内容

本公开的方面提供用于训练数据时钟信号的最佳占空比的半导体装置。

本公开的方面提供用于通过使用写入数据模式来训练数据时钟信号的半导体装置。

根据本公开的一些示例实施例，一种半导体装置可包括：数据时钟信号生成器电路，被配置为输出多个数据时钟信号，所述多个数据时钟信号具有不同相位并且用于生成存储器装置的多个内部数据时钟信号；数据发送器，被配置为基于被转变一次的测试模式来生成数据信号，根据延迟值来延迟被转变一次的数据信号，并且将数据信号输出到存储器装置；数据接收器，被配置为从存储器装置接收输出信号，输出信号包括第一采样数据，第一采样数据通过基于来自所述多个内部数据时钟信号的第一内部数据时钟信号对数据信号进行采样而获得；以及训练电路，被配置为基于第一采样数据来改变延迟值并且确定延迟值的最终值。

训练电路可被配置为：基于第一采样数据的采样延迟值来确定延迟值的最终值，并且采样延迟值可与第一采样数据的位值被转变一次时对应。

训练电路可被配置为：基于第一采样数据的采样延迟值的中间值来确定延迟值的最终值，中间值可在采样延迟值的第一采样延迟值与第二采样延迟值之间，第一采样延迟值可与第一采样数据的第一位值被转变时对应，并且第二采样延迟值可与第一采样数据的第二位值被转变时对应，并且第一位值和第二位值二者可相同地从1被转变为0或从0被转变为1。

训练电路可被配置为：在确定延迟值的最终值之后，改变测试模式的位值，使得数据信号被转变时的时序被改变；数据接收器可被配置为：从存储器装置接收输出信号，输出信号包括第二采样数据，第二采样数据通过对数据信号进行采样而获得，数据信号具有基于来自所述多个内部数据时钟信号的第二内部数据时钟信号而改变的时序；并且训练电路可被配置为调整用于生成存储器装置的第二内部数据时钟信号的码，并且可被配置为基于第二采样数据确定所述码的最终值。

训练电路可被配置为：基于从第二采样数据获得的所述码的采样值来确定所述码的最终值，并且所述码的采样值可与第二采样数据的位值被转变时对应。

训练电路可被配置为：通过改变测试模式的一个位值来将数据信号被转变时的时序改变一个单位间隔(UI)。

所述码可用于调整来自所述多个数据时钟信号的数据时钟信号的延迟并且用于生成第二内部数据时钟信号，并且第二内部数据时钟信号可具有基于所述码的延迟。

第一内部数据时钟信号和第二数据内部时钟信号可具有90度的相位差。

根据本公开的一些示例实施例，一种用于操作半导体装置的方法可包括：输出多个数据时钟信号，所述多个数据时钟信号具有不同相位并且用于生成存储器装置的多个内部数据时钟信号；基于被转变一次的测试模式生成数据信号，根据延迟值来延迟被转变一次的数据信号，并且将数据信号输出到存储器装置；从存储器装置接收输出信号，输出信号包括第一采样数据，第一采样数据通过基于来自所述多个内部数据时钟信号的第一内部数据时钟信号对数据信号进行采样而获得；以及基于第一采样数据确定延迟值的最终值。

确定延迟值的最终值的步骤可包括：确定第一采样数据的采样延迟值，并且采样延迟值可与第一采样数据的位值被转变时对应。

确定延迟值的最终值的步骤可包括：确定第一采样数据的采样延迟值的中间值，中间值可在采样延迟值中的第一采样延迟值与第二采样延迟值之间，第一采样延迟值可与第一采样数据的第一位值被转变时对应，并且第二采样延迟值可与第一采样数据的第二位值被转变时对应，并且第一位值和第二位值二者可相同地从1被转变为0或从0被转变为1。

所述方法还可包括：在确定延迟值的最终值之后，改变测试模式的位值，以改变数据信号被转变时的时序；从存储器装置接收输出信号，输出信号包括第二采样数据，第二采样数据通过对数据信号进行采样而获得，数据信号具有基于来自所述多个内部数据时钟信号的第二内部数据时钟信号而改变的时序；调整用于生成存储器装置的第二内部数据时钟信号的码；以及基于第二采样数据确定所述码的最终值。

确定所述码的最终值的步骤可包括：确定从第二采样数据获得的所述码的采样值，并且所述码的采样值可与第二采样数据的位值被转变时对应。

改变测试模式的位值的步骤可包括：将数据信号被转变时的时序改变一个单位间隔(UI)。

所述码可用于调整来自所述多个数据时钟信号的数据时钟信号的延迟并且用于生成第二内部数据时钟信号，并且第二内部数据时钟信号可具有基于所述码的延迟。

根据本公开的一些示例实施例，一种计算系统可包括：存储器装置，包括：时钟信号控制电路，被配置为接收并缓冲具有不同相位的多个数据时钟信号，并且生成多个内部数据时钟信号，以及多个采样器电路，被配置为基于所述多个内部数据时钟信号对数据信号进行采样，并且输出多个采样数据；以及片上系统，被配置为将测试模式串行化以生成数据信号，根据延迟值来延迟数据信号，将数据信号输出到存储器装置，基于来自所述多个采样数据的第一采样数据的值确定延迟值的最终值，根据延迟值的最终值来延迟数据信号，并且输出根据延迟值的最终值而被延迟的数据信号，第一采样数据可通过基于来自所述多个内部数据时钟信号的第一内部数据时钟信号对数据信号进行采样而获得，并且第一内部数据时钟信号可与数据信号被转变时的时序同步。

时钟信号控制电路可被配置为：通过根据码来调整来自所述多个数据时钟信号的数据时钟信号的相位，生成来自所述多个内部数据时钟信号的第二内部数据时钟信号，片上系统可被配置为：改变测试模式的一个位值以将数据信号被转变时的时序布置为与第二内部数据时钟信号的边沿对应，调整所述码的值，基于第二采样数据确定所述码的最终值，并且将所述码的最终值存储在存储器装置中，并且第二采样数据可通过基于第二内部数据时钟信号对数据信号进行采样而获得。

时钟信号控制电路可包括：缓冲器，被配置为生成第二内部数据时钟信号，并且被配置为根据所述码来调整数据时钟信号的延迟。

第一内部数据时钟信号和第二内部数据时钟信号可具有90度的相位差。

片上系统可被配置为：基于从第二采样数据获得的所述码的采样值来确定所述码的最终值，并且所述码的采样值可与第二采样数据的位值被转变时对应。

附图说明

图1示出根据本公开的一些示例实施例的计算系统的框图。

图2示出根据本公开的一些实例实施例的半导体存储器装置的框图。

图3示出根据本公开的一些示例实施例的片上系统的框图。

图4示出根据本公开的一些示例实施例的时钟信号控制电路和写入电路的框图。

图5和图6示出根据本公开的一些示例实施例的时钟信号控制电路和写入电路的输入信号和输出信号的波形的曲线图。

图7和图8示出根据本公开的一些示例实施例的根据写入DQ的延迟值的采样数据的表。

图9至图11示出根据本公开的一些示例实施例的时钟信号控制电路和数据I/O电路的输入信号和输出信号的波形的曲线图。

图12示出根据本公开的一些示例实施例的时钟训练方法的流程图。

图13和图14示出根据本公开的一些示例实施例的时钟训练方法的一些阶段的流程图。

图15示出根据本公开的一些示例实施例的计算机系统的框图。

具体实施方式

在下面的具体实施方式中，仅特定实施例已经通过说明的方式被简单地示出和描述。如本领域技术人员将认识到的，在全部不脱离本公开的范围的情况下，描述的实施例可以以各种不同的方式被修改。

因此，附图和描述本质上被认为是说明性的而非限制性的，并且贯穿说明书，相同的参考标号表示相同的元件。在本说明书中参照附图描述的流程图中，操作顺序可被改变，各种操作可被合并，特定操作可被划分，并且特定操作可不被执行。

除非表述“一个”、“单个”等被使用，否则以单数形式叙述的表述可被解释为单数或复数。包括普通序数(诸如，第一、第二等)的术语将仅被用于描述各种组件，并且不应被解释为限制这些组件。这些术语可仅被用于区分一个组件与其他组件。

图1示出根据一些示例实施例的计算系统的框图。

参照图1，计算系统100可包括片上系统110和存储器装置120。

片上系统110可电连接到存储器装置120。在一些实施例中，片上系统110和存储器装置120可通过存储器接口彼此连接，并且可通过存储器接口向彼此发送信号或从彼此接收信号。在一些实施例中，片上系统110的时钟信号引脚P11、命令/地址引脚P12、数据时钟信号引脚P13和数据引脚P14可连接到存储器装置120的时钟信号引脚P21、命令/地址引脚P22、数据时钟信号引脚P23和数据引脚P24。

片上系统110可生成命令信号CMD、地址ADDR、系统时钟信号CK和数据时钟信号WCK。片上系统110可通过时钟信号引脚P11和P21将系统时钟信号CK提供给存储器装置120，可通过命令/地址引脚P12和P22将命令信号CMD/地址ADDR提供给存储器装置120，并且可通过数据时钟信号引脚P13和P23将数据时钟信号WCK提供给存储器装置120。

片上系统110可通过数据引脚P14和P24从存储器装置120接收数据输入和输出信号DQ以及数据选通信号DQS，或者可将数据处理结果发送到存储器装置120。DQS可用于对DQ进行采样。片上系统110将信号提供给存储器装置120以控制存储器装置120的存储器操作。信号可包括命令信号CMD和地址ADDR。在一些实施例中，片上系统110可将命令信号CMD和地址ADDR提供给存储器装置120以访问存储器单元阵列121，并且可控制存储器操作(诸如，读取或写入)。根据读取操作，DQ和DQS可从存储器单元阵列121被发送到片上系统110，并且根据写入操作，DQ和DQS可从片上系统110被发送到存储器单元阵列121。DQ和DQS分别是双向信号，因此从片上系统110输出到存储器装置120的DQ和DQS可分别被称为写入DQ和写入DQS，并且从存储器装置120输出到片上系统110的DQ和DQS可分别被称为读取DQ和读取DQS。

命令信号CMD可包括激活命令、读取/写入命令和刷新命令。在一些实施例中，命令信号CMD还可包括预充电命令。激活命令可以是用于将存储器单元阵列121的目标行切换到激活状态以便在存储器单元阵列121上写入数据或从存储器单元阵列121读取数据的命令。响应于激活命令，目标行的存储器单元可被激活(例如，驱动)。读取/写入命令可以是用于对切换到激活状态的行的目标存储器单元执行读取或写入操作的命令。在一些实施例中，读取命令可以是用于激活加重驱动(emphasis driving)的命令。刷新命令可以是用于在存储器单元阵列121执行刷新操作的命令。

片上系统110可将系统时钟信号CK和数据时钟信号WCK施加到存储器装置120，以便控制数据输入和输出。系统时钟信号CK可以以具有互补相位的差分信号的形式被提供。数据时钟信号WCK也可以以具有互补相位的差分信号的形式被提供。系统时钟信号CK可以是与被施加以执行数据输入和输出操作的命令信号CMD或地址ADDR的传输速率相关的时钟信号。数据时钟信号WCK可以是与DQ和DQS的输入和输出速率相关的时钟信号。在一些实施例中，命令CMD和地址信号ADDR可基于系统时钟信号CK被发送。DQ和DQS可基于数据时钟信号WCK被发送。

片上系统110可包括训练电路111。训练电路111可执行与包括存储器装置120的存储器单元阵列121、行解码器和列解码器的存储器核相关的存储器核参数训练，和/或可对除存储器核之外的剩余外围电路执行外围电路参数训练。训练电路111可确定关于存储器装置120的存储器核参数和/或外围电路参数的最佳参数。包括训练电路111的片上系统110可执行存储器装置120的训练。在一些实施例中，训练电路111被包括在存储器装置120中，并且存储器装置120可执行训练。

在一些实施例中，训练电路111可将写入DQ提供给存储器装置120，并且可基于从存储器装置120输出的与写入DQ对应的读取DQ和读取DQS而对数据时钟信号WCK执行训练。

训练电路111可将测试模式(test pattern，或称为测试图案)串行化，并且可通过写入DQ将结果输出到存储器装置120。例如，训练电路111可将测试模式串行化，并可将结果输出到存储器装置120作为数据信号。

在一些实施例中，具有串行化的测试模式的写入DQ可被转变一次。例如，当测试模式具有八位时，写入DQ通过其从逻辑“1”被转变为逻辑“0”一次或从逻辑“0”被转变为逻辑“1”一次的测试模式(诸如，11110000或00001111)可被输出到存储器装置120。如在此使用的，术语“被转变”(或类似的语言)可表示数据模式中的位从逻辑“1”到逻辑“0”或从逻辑“0”到逻辑“1”的转变。例如，数据模式00001111可被转变一次，并且数据模式的第五位可被转变(例如，从“0”到“1”)。

在一些实施例中，具有串行化的测试模式的写入DQ可被转变至少一次。例如，当测试模式具有八位时，写入DQ通过其从逻辑“1”被转变为逻辑“0”至少一次或从逻辑“0”被转变为逻辑“1”至少一次的测试模式(诸如，11110101、11110011、00001010或00001100)可被输出到存储器装置120。

训练电路111可对写入DQ进行延迟，并且将结果输出到存储器装置120。训练电路111可调整用于对写入DQ进行延迟的延迟值。存储器装置120可根据内部数据时钟信号IWCK对写入DQ进行采样。存储器装置120可输出通过对写入DQ进行采样而获得的写入数据作为读取数据。例如，存储器装置120可通过使用读取DQ和读取DQS来输出写入数据。在下文中，由存储器装置120输出的读取数据(即，当存储器装置120对写入DQ进行采样时生成的写入数据)将被称为“写入数据”。

训练电路111可基于写入数据的值来确定延迟值的最终值。根据写入DQ被转变时的时序和根据内部数据时钟信号IWCK的采样时序，写入数据的值可以是逻辑“0”或逻辑“1”。例如，当根据内部数据时钟信号IWCK的采样时序在写入DQ被转变为逻辑“0”或逻辑“1”时的时序之前时，写入数据的值可以是逻辑“0”，并且当根据内部数据时钟信号IWCK的采样时序在写入DQ被转变为逻辑“0”或逻辑“1”时的时序之后时，写入数据的值可以是逻辑“1”。训练电路111可通过改变延迟值来改变写入DQ被转变为逻辑“0”或逻辑“1”时的时序。也就是说，训练电路111可通过改变延迟值来对写入DQ进行延迟，可接收通过对延迟的写入DQ进行采样而获得的写入数据，并且可确定用于转变写入数据的值的延迟值的最终值。训练电路111可固定用于转变写入数据的值的延迟值的最终值。

训练电路111可改变测试模式，使得写入DQ被转变时的时序可每单位间隔(UI)被改变。在一些实施例中，训练电路111可通过针对每一位改变测试模式来在写入操作时执行内部数据时钟信号IWCK的训练。例如，当训练电路111输出11110000的测试模式作为写入DQ并且固定延迟值时，训练电路111可针对每一位将测试模式改变为11111000、11111100和11111110。

训练电路111可生成码，使得存储器装置120可调整数据时钟信号WCK的相位并且可生成内部数据时钟信号IWCK。训练电路111可基于根据码的调整值而可改变的写入数据的值来确定码的最终值。训练电路111可将码的最终值编程到存储器装置120。

在一些实施例中，训练电路111可将通过针对每个位改变测试模式而获得的写入DQ串行化，并且可将结果输出到存储器装置120，并且存储器装置120可接收通过对写入DQ进行采样而获得的写入数据。训练电路111可将码提供给存储器装置120，使得存储器装置120可对数据时钟信号WCK进行移位以生成内部数据时钟信号IWCK。训练电路111可调整码的值。时钟信号控制电路122可根据调整后的码来调整数据时钟信号WCK的延迟。时钟信号控制电路122可对延迟调整后的数据时钟信号WCK进行缓冲以生成内部数据时钟信号IWCK。数据I/O电路123可根据内部数据时钟信号IWCK的延迟来输出值被改变的写入数据。例如，当根据内部数据时钟信号IWCK的采样时序在写入DQ被转变为逻辑“0”或逻辑“1”时的时序之前时，写入数据的值可以是逻辑“0”，并且当根据内部数据时钟信号IWCK的采样时序在写入DQ被转变为逻辑“0”或逻辑“1”时的时序之后时，写入数据的值可以是逻辑“1”。

训练电路111可通过调整用于调整内部数据时钟信号IWCK的延迟的码的值来改变根据内部数据时钟信号IWCK的采样时序。训练电路111可关于1位被改变的测试模式在全部范围内调整用于调整内部数据时钟信号IWCK的延迟的码的值。例如，当码具有四位，并且训练电路111将测试模式改变一位并输出结果时，用于调整内部数据时钟信号IWCK的延迟的码的值可从0000被调整为1111。

在一些实施例中，训练电路111可调整码的值以改变根据内部数据时钟信号IWCK的采样时序，可接收通过根据“改变后的根据内部数据时钟信号IWCK的采样时序”对写入DQ进行采样而获得的写入数据，并且可确定用于转变写入数据的值的码的最终值。在一些实施例中，训练电路111可确定与针对每一位被改变的测试模式对应的多个码的最终值。片上系统110可根据模式寄存器写入命令将码的最终值存储在存储器装置120的模式寄存器中。

此外，片上系统110可包括各种知识产权(IP)电路。片上系统110可被称为应用处理器(AP)。

在一些实施例中，片上系统110可根据来自存储器系统100外部的主机的请求来访问存储器装置120。片上系统110可通过使用各种协议与主机通信。

存储器装置120可以是基于半导体装置的存储装置。在一些实施例中，存储器装置120可包括动态随机存取存储器(DRAM)装置。在一些实施例中，存储器装置120可以是静态随机存取存储器(SRAM)装置、晶闸管随机存取存储器(TRAM)装置、与非(NAND)闪存装置、或非(NOR)闪存装置、电阻式随机存取存储器(RRAM)装置、铁电随机存取存储器(FRAM)装置、相变随机存取存储器(PRAM)装置、磁性随机存取存储器(MRAM)装置、固态驱动器(SSD)、存储卡和通用闪存存储(UFS)。在下文中，存储器装置120将被称为与由片上系统110输出的数据时钟信号WCK同步的DRAM装置(即，同步动态随机存取存储器(SDRAM)装置)。具体地，存储器装置120可以是低功率双倍数据率6(LPDDR6)SDRAM。存储器装置120可以是除存储装置之外的组件装置。

存储器装置120可包括存储器单元阵列121、时钟信号控制电路122和数据输入/输出(I/O)电路123。存储器单元阵列121可包括连接到多个行和多个列的多个存储器单元。在一些实施例中，行由字线限定，并且列可由位线限定。数据I/O电路123可存储从外部(例如，存储器装置120的外部)发送到存储器单元阵列121的数据，或者可将存储在存储器单元阵列121中的数据输出到存储器装置120的外部(即，片上系统110)。

时钟信号控制电路122可基于数据时钟信号WCK输出内部数据时钟信号IWCK。时钟信号控制电路122可调整数据时钟信号WCK的延迟以输出内部数据时钟信号IWCK。时钟信号控制电路122可基于从片上系统110接收的码来调整数据时钟信号WCK的延迟。时钟信号控制电路122可包括占空比调整电路(例如，占空比调整器(DCA)和占空比校正器(DCC))。时钟信号控制电路122可包括转换速率(slew rate)调整电路。转换速率调整电路可调整数据时钟信号WCK的转换速率，并且可输出结果作为内部数据时钟信号IWCK。

数据I/O电路123可基于内部数据时钟信号IWCK对写入DQ进行采样。数据I/O电路123可输出通过对写入DQ进行采样而获得的写入数据作为读取DQ和/或读取DQS。在一些实施例中，数据I/O电路123可将写入数据存储在存储器单元阵列121中，可从存储器单元阵列121读取写入数据，并且可输出结果。

在一些实施例中，数据I/O电路123可根据内部数据时钟信号IWCK对延迟了延迟值的写入DQ进行采样。数据I/O电路123可输出与延迟了延迟值的写入DQ对应的多个写入数据作为读取DQ和/或读取DQS。

在一些实施例中，数据I/O电路123可根据延迟根据多个码被调整的各个内部数据时钟信号IWCK对基于一个测试模式生成的写入DQ进行采样。数据I/O电路123可输出与延迟根据多个码被调整的各个内部数据时钟信号IWCK对应的写入数据作为读取DQ和/或读取DQS。

图2示出根据一些示例实施例的半导体存储器装置的框图。

参照图2，存储器装置200可包括存储器单元阵列210、感测放大器211、控制逻辑电路220、地址缓冲器230、行解码器250、列解码器260、I/O门控电路270、时钟信号控制电路280和数据I/O电路290。

存储器单元阵列210可包括多个存储器单元MC。在一些实施例中，存储器单元阵列210可包括多个存储器存储体210a至210h。图2示出八个存储器存储体BANK0至BANK7或210a至210h，但是存储器存储体的数量不限于此。各个存储器存储体210a至210h可包括多个行、多个列、以及布置在行和列的交叉点上的多个存储器单元MC。在一些实施例中，行可由多条字线WL限定，并且列可由多条位线BL限定。

控制逻辑电路220可控制存储器装置200的操作。例如，控制逻辑电路220可生成控制信号，使得存储器装置200可执行读取操作、写入操作和偏移校准操作。在一些实施例中，控制逻辑电路220可包括命令解码器221。命令解码器221可对从片上系统(例如，图1的110)接收的命令信号CMD进行解码以生成控制信号。命令解码器221可对由片上系统110输出的命令进行解码，并且可控制存储器装置200的内部组成元件。例如，命令解码器221可对激活命令、读取命令、写入命令、预充电命令、模式寄存器写入命令和多用途命令(MPC)进行解码。上述命令可在联合电子设备工程委员会JEDEC标准中预先被确定。

在一些实施例中，控制逻辑电路220还可包括用于设置存储器装置200的操作模式的模式寄存器222。模式寄存器222可存储由地址缓冲器230提供的码。模式寄存器222的数量、地址和码大小可在JEDEC标准中被定义。随着发出模式寄存器写入命令和码，片上系统110可改变存储在模式寄存器222中的值，并且可设置存储器装置200的操作条件和操作模式。

地址缓冲器230可接收由片上系统110提供的地址ADDR。地址ADDR可包括用于指示存储器单元阵列210的行的行地址RA和用于指示存储器单元阵列210的列的列地址CA。行地址RA可被提供给行解码器250，并且列地址CA可被提供给列解码器260。在一些实施例中，行地址RA可通过行地址复用器(RA MUX)251被提供给行解码器250。在一些实施例中，地址ADDR还可包括用于指示存储器存储体的存储体地址BA。存储体地址BA可被提供给存储体控制逻辑240。

地址缓冲器230可将与模式寄存器写入命令一起从片上系统110接收的地址作为码OP提供给模式寄存器222和/或时钟信号控制电路280。这里，码OP可通过片上系统110与存储器装置200之间的命令和地址发送路径被发送。码OP可被存储在模式寄存器222中，因此它可被称为操作码(OPCODE)或操作数(operand)。

在一些实施例中，存储器装置200还可包括用于响应于存储体地址BA而生成存储体控制信号的存储体控制逻辑240。响应于存储体控制信号，存储体控制逻辑240可激活多个行解码器250之中与存储体地址BA对应的行解码器250，并且可激活多个列解码器260之中与存储体地址BA对应的列解码器260。

在一些实施例中，存储器装置200还可包括行地址复用器251。行地址复用器251可从地址缓冲器230接收行地址RA，并且可从刷新计数器235接收待刷新的行地址REF_RA。行地址复用器251可将从地址缓冲器230接收的行地址RA和从刷新计数器235接收的行地址REF_RA选择性地输出到行解码器250。

行解码器250可基于行地址从存储器单元阵列210的多个行之中选择待激活的行。为了实现此目的，行解码器250可将驱动电压施加到与待激活的行对应的字线。在一些实施例中，与多个存储器存储体210a至210h对应的多个行解码器250a至250h可被提供。

列解码器260可基于列地址从存储器单元阵列210的多个列之中选择待激活的列。为了实现此目的，列解码器260可通过I/O门控电路270激活与列地址CA对应的感测放大器211。在一些实施例中，分别与多个存储器存储体210a至210h对应的多个列解码器260a至260h可被提供。在一些实施例中，I/O门控电路270对输入/输出数据进行门控，并且可包括用于存储从存储器单元阵列210读取的数据的数据锁存器和用于将数据写入存储器单元阵列210的写入驱动器。从存储器单元阵列210读取的数据由感测放大器211感测，并且可被存储在I/O门控电路270(例如，数据锁存器)中。在一些实施例中，分别与多个存储器存储体210a至210h对应的多个感测放大器211a至211h可被提供。

在一些实施例中，从存储器单元阵列210读取的数据(例如，存储在数据锁存器中的数据)可通过数据I/O电路290被提供给片上系统110。待编程到存储器单元阵列210的数据可从片上系统110被提供给数据I/O电路290，并且提供给数据I/O电路290的数据可被提供给I/O门控电路270。

时钟信号控制电路280可接收系统时钟信号CK和数据时钟信号WCK。时钟信号控制电路280可对系统时钟信号CK进行缓冲以生成内部时钟信号ICK。缓冲的内部时钟信号ICK的相位可与系统时钟信号CK的相位几乎相同。在一些实施例中，时钟信号控制电路280可通过对系统时钟信号CK进行分频来生成内部时钟信号ICK。在一些实施例中，时钟信号控制电路280可通过使用数据时钟信号WCK来生成内部数据时钟信号IWCK。时钟信号控制电路280可通过使用码OP来调整数据时钟信号WCK的延迟。时钟信号控制电路280可包括转换速率调整电路。转换速率调整电路可基于码OP来调整数据时钟信号WCK的延迟。时钟信号控制电路280可输出内部时钟信号ICK和内部数据时钟信号IWCK。

DQ缓冲器282可从片上系统110接收写入DQ，或者可将读取DQ输出到片上系统110。由于DQ是双向信号，因此DQ缓冲器282可包括用于接收写入DQ的接收器(未示出)和用于输出读取DQ的发送器(未示出)。DQS缓冲器284可从片上系统110接收写入DQS和/或写入DQSB，或者可将读取DQS和/或读取DQSB输出到片上系统110。由于DQS是双向信号，因此DQS缓冲器284可包括用于接收写入DQS的接收器(未示出)和用于输出读取DQS的发送器(未示出)。

数据I/O电路290可包括读取电路292和写入电路294。读取电路292可从感测放大器211接收读取数据。读取电路292可将读取数据串行化，并且可通过DQ缓冲器282和DQS缓冲器284将读取DQS和读取DQ发送到片上系统110。读取电路292可基于内部数据时钟信号IWCK而可操作。写入电路294可通过DQ缓冲器282和DQS缓冲器284从片上系统110接收写入DQ和写入DQS。写入电路294可通过使用写入DQS对写入DQ进行采样或并行化，并且可将采样结果作为写入数据提供给写入驱动器。写入电路294可基于内部数据时钟信号IWCK而可操作。

图3示出根据一些示例实施例的片上系统的框图。

参照图3，片上系统300可包括存储器控制器310和双倍数据速率物理层(DDR PHY)320。如在此使用的，片上系统300也可被称为半导体装置。存储器控制器310可通过DDR PHY320来控制图2的存储器装置200。存储器控制器310可生成用于访问存储器装置200的命令和地址。存储器控制器310可生成待存储在存储器装置200中的数据。存储器控制器310可接收存储在存储器装置200中的数据。

DDR PHY 320还可被称为DDR PHY接口。DDR PHY 320可基于来自存储器控制器310的通信来将系统时钟信号CK、数据时钟信号WCK、以及命令和地址CMD/ADDR发送到存储器装置200。DDR PHY 320可基于由存储器控制器310进行的通信来将DQ和DQS发送到存储器装置200。DDR PHY 320可从存储器装置200接收DQ和DQS。DDR PHY 320用于将DQ和DQS发送到存储器装置200的路径以及存储器装置200用于将DQ和DQS发送到DDR PHY 320的路径可彼此相同并且可被共享。

存储器控制器310可包括命令调度器312、命令队列314、读取数据队列316和写入数据队列318。命令队列314可存储由外部处理器发出的命令和地址。存储在命令队列314中的命令和地址可基于来自命令调度器312的通信被提供给DDR PHY 320。在这种情况下，存储在命令队列314中的至少一个命令和至少一个地址可被并行地提供给DDR PHY 320。命令调度器312可调整存储在命令队列314中的一个或多个命令和一个或多个地址的顺序、一个或多个命令和一个或多个地址被输入到命令队列314时的时间、以及一个或多个命令和一个或多个地址从命令队列314被输出时的时间。

读取数据队列316可存储通过片上系统300的对存储器装置200的读取请求而通过DDR PHY 320从存储器装置200发送的读取数据。存储在读取数据队列316中的读取数据可由外部处理器处理。写入数据队列318可存储待存储在存储器装置200中的写入数据。存储在写入数据队列318中的写入数据可根据片上系统300的对存储器装置200的写入请求而通过DDR PHY 320被发送到存储器装置200。例如，存储器控制器310的命令队列314、命令调度器312、读取数据队列316和写入数据队列318可通过使用硬件方法、软件方法或它们的组合而实现在片上系统300中。

DDR PHY 320可包括时钟信号生成器322、数据时钟信号生成器324、命令和地址生成器326、数据接收器328、数据发送器330和训练电路332。DDR PHY 320的时钟信号生成器322、数据时钟信号生成器324、命令和地址生成器326、数据接收器328、数据发送器330和训练电路332可通过使用硬件方法、软件方法、或它们的组合而实现在片上系统300中。

时钟信号生成器322可生成输出到存储器装置200的系统时钟信号CK。数据时钟信号生成器324可生成输出到存储器装置200的数据时钟信号WCK。尽管未在图3中示出，但是时钟信号生成器322可包括用于调整系统时钟信号CK的占空比的DCC或DCA。数据时钟信号生成器324可包括用于调整数据时钟信号WCK的占空比的DCC或DCA。

命令和地址生成器326可从命令队列314接收命令或地址，并且可将命令或地址发送到存储器装置200。例如，命令和地址生成器326与存储器装置200之间的命令和地址发送路径的数量、通过上述发送路径发送的信号的逻辑状态、以及发送方法可在存储器装置200的JEDEC标准中被定义。

数据接收器328可从存储器装置200接收读取数据(或图1的写入数据)。由数据接收器328从存储器装置200接收的读取数据(或图1的写入数据)也可被称为输出信号。数据接收器328可将接收的读取数据(例如，输出信号)提供给读取数据队列316。数据接收器328可布置读取DQS和读取DQ，或者可调整读取DQS与读取DQ之间的偏斜(skew)。数据接收器328可包括包含多个延迟单元的延迟锁相环(DLL)329。例如，数据接收器328可基于由DLL 329的一个延迟单元延迟的时间单位来对读取DQS或读取DQ进行延迟，并且可找到用于区分读取DQ的片上系统300的最佳采样点。

数据发送器330可从写入数据队列318接收写入数据。数据发送器330可将接收的写入数据发送或输出到存储器装置200。由数据发送器330输出的写入数据(例如，写入DQ)也可被称为数据信号。数据发送器330可布置写入DQS和写入DQ，或者可调整写入DQS与写入DQ之间的偏斜。数据发送器330可包括包含多个延迟单元的DLL 331。数据发送器330可基于由DLL 331的一个延迟单元延迟的时间单位来对写入DQS或写入DQ(例如，数据信号)进行延迟，并且可找到用于区分写入DQ的存储器装置200的最佳采样点。

训练电路332可基于训练程序的控制来控制数据发送器330。训练电路332可输出测试模式作为写入DQ。数据发送器330可将测试模式串行化以输出写入DQ。

训练电路332可通过使用数据发送器330的DLL 331来对写入DQ进行延迟，并且可输出结果。训练电路332可改变用于对写入DQ进行延迟的延迟值，并且可输出写入DQ。例如，训练电路332可基于通过DLL 331的一个延迟单元延迟的时间单位(在下文中，延迟步长)来改变用于对写入DQ进行延迟的延迟值。训练电路332可根据改变后的延迟值来输出写入DQ。

数据发送器330可将写入DQ延迟相应的延迟步长并且可输出结果，并且数据接收器328可接收通过对被延迟相应的延迟步长的写入DQ进行采样而生成的并且由图2的存储器装置200输出的写入数据作为读取数据(例如，输出信号)。

在一些实施例中，训练电路332可基于写入数据的值来确定写入DQ的延迟值的最终值。例如，训练电路332可通过使用写入数据的值从逻辑“0”被转变为逻辑“1”或从逻辑“1”被转变为逻辑“0”时的延迟值来固定写入DQ的延迟值。

在写入DQ的延迟值被固定之后，训练电路332可改变测试模式，使得写入DQ被转变时的时序可被改变1UI。也就是说，训练电路332可通过改变测试模式的一个位值来将写入DQ被转变时的时序改变1UI。例如，当测试模式是8位数据时，数据发送器330可输出通过在八个UI内将测试模式串行化而获得的写入DQ。当测试模式的第一位值至第四位值为“0”并且第五位值至第八位值为“1”时，写入DQ可在与第一位值至第四位值对应的时段(四个UI的时段)内具有逻辑“0”的电压，并且写入DQ可在与第五位值至第八位值对应的时段(四个UI的时段)内具有逻辑“1”的电压。也就是说，写入DQ从逻辑“0”的电压被转变为逻辑“1”的电压时的时序可与测试模式的第五位值对应。训练电路332可将测试模式的第四位值改变为“1”，使得写入DQ可在与第一位值至第三位值对应的时段(三个UI的时段)内具有逻辑“0”的电压，或者训练电路332可将测试模式的第五位值改变为“0”，使得写入DQ可在与第一位值至第五位值对应的时段(五个UI的时段)内具有逻辑“0”的电压。在一些实施例中，训练电路332可将测试模式改变一位，并且数据发送器330可输出1位被改变的测试模式。

训练电路332可基于来自训练程序的通信来控制命令和地址生成器326。例如，命令和地址生成器326可生成用于由训练程序进行训练的读取命令和写入命令，并且可将其发送到存储器装置200。

更详细地，训练电路332可控制命令和地址生成器326，使得命令和地址生成器326可将模式寄存器写入命令MRW和码CODE输出到存储器装置200。训练电路332可将码CODE的值提供给命令和地址生成器326。模式寄存器写入命令MRW可以是用于将码CODE写入到图2的存储器装置200的模式寄存器222的命令。训练电路332可通过经由模式寄存器写入命令MRW改变存储在存储器装置200的模式寄存器222中的码CODE的值，来设置由时钟信号控制电路280输出的内部数据时钟信号IWCK的延迟。

在一些实施例中，训练电路332可基于通过对基于1位被改变的测试模式的写入DQ进行采样而获得的写入数据的值来改变码CODE的值。训练电路332可改变码CODE的值，并且可在输出写入DQ时输出码CODE的值。在一些实施例中，数据发送器330可基于1位被改变的测试模式来输出写入DQ(例如，数据信号)，并且数据接收器328可接收通过用内部数据时钟信号IWCK对写入DQ进行采样而生成的写入数据作为读取数据(例如，输出信号)，内部数据时钟信号IWCK的延迟由存储器装置200根据码CODE的值来调整。训练电路332可通过使用写入数据的值从逻辑“0”被转变为逻辑“1”或从逻辑“1”被转变为逻辑“0”时的码CODE的值来确定码CODE的最终值。

根据一些实施例，训练电路332可基于数据接收器328的读取DQ来执行存储器装置200的时钟信号训练。由于训练电路332不位于存储器装置200中而是位于片上系统300中，因此训练电路332可确定反映根据存储器装置200与片上系统300之间的物理接口的信号延迟和转换速率的最佳占空比。

图4示出根据一些示例实施例的时钟信号控制电路和写入电路的框图。

参照图4，时钟信号控制电路400可包括缓冲器410(例如，包括缓冲器410a和410b)。时钟信号控制电路400可输出多个数据时钟信号WCK0、WCK180、WCK90和WCK270作为多个内部数据时钟信号IWCK0、IWCK180、IWCK90和IWCK270。数据时钟信号WCK0、WCK180、WCK90和WCK270可彼此具有90度的相位差。

缓冲器410可接收互补的数据时钟信号WCK0和WCK180或WCK90和WCK270，可调整数据时钟信号WCK0和WCK180或WCK90和WCK270的延迟，并且可输出数据时钟信号WCK0和WCK180或WCK90和WCK270作为内部数据时钟信号IWCK0和IWCK180或IWCK90和IWCK270。缓冲器410可根据码OP11、OP12、OP21和OP22来调整数据时钟信号WCK0和WCK180或WCK90和WCK270的延迟。在一些实施例中，缓冲器410可包括电流模式逻辑(CML)到互补金属氧化物半导体(CMOS)放大器。在一些实施例中，缓冲器410可通过控制输入的数据时钟信号WCK0、WCK90、WCK180和WCK270的转换速率来调整数据时钟信号WCK0、WCK90、WCK180和WCK270的延迟。

表1示例性地表示缓冲器410b根据第二码OP21[n:0]的值(n是正整数)来调整数据时钟信号WCK90的延迟的步长。在表1中，延迟(DELAY)的类型是“W”。关于表1，第二码OP21[n:0]可被配置为四位，但是本公开不限于此。

(表1)

当码OP21[3:0]的值为“0000b”时，缓冲器410b可不调整数据时钟信号WCK90的延迟。当码OP21[3:0]的值被改变为值“0001b”至“0111b”中的一个时，缓冲器410b可将数据时钟信号WCK90的延迟减少与码OP21[3:0]的值对应的步长。缓冲器410b可将数据时钟信号WCK90的延迟从步长-1调整为步长-7。类似地，当码OP21[3:0]的值被改变为值“1001b”至“1111b”中的一个时，缓冲器410b可将数据时钟信号WCK90的延迟增加与码OP21[3:0]的值对应的步长。缓冲器410b可将数据时钟信号WCK90的延迟从步长+1调整为步长+7。表1中的单位步长的大小可以是预定的。在一个实施例中，供未来使用保留(RFU)的“1000b”可以是用于扩展的保留位。

读取电路402与从时钟信号控制电路400发送的内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270同步地对写入DQ进行采样，并且可输出通过对写入DQ进行采样而获得的采样数据SPD0、SPD1、SPD2和SPD3。读取电路402可包括多个采样器电路420a、420b、420c和420d(即，SA0、SA1、SA2和SA3)。

内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270可分别被施加到采样器电路420a、420b、420c和420d。例如，内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270可分别被施加到采样器电路420a、420b、420c和420d的时钟信号输入端子。

采样器电路420a、420b、420c和420d可与施加的内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270同步地对写入DQ进行采样。例如，采样器电路420a可在内部数据时钟信号IWCK0的上升沿对写入DQ的第一位值和第五位值进行采样。采样器电路420b可在内部数据时钟信号IWCK90的上升沿对写入DQ的第二位值和第六位值进行采样。采样器电路420c可在内部数据时钟信号IWCK180的上升沿对写入DQ的第三位值和第七位值进行采样。采样器电路420d可在内部数据时钟信号IWCK270的上升沿对写入DQ的第四位值和第八位值进行采样。通过对写入DQ进行采样而获得的采样数据SPD0、SPD1、SPD2和SPD3是写入数据，并且可被存储在图2的存储器单元阵列210中。

现在将参照图5至图11描述写入DQ、内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270、以及采样数据SPD0、SPD1、SPD2和SPD3。

图5和图6示出时钟信号控制电路和写入电路的输入信号和输出信号的波形的曲线图。

参照图5，当测试模式是“00001111”时，标记为DQ的写入DQ可从逻辑“0”被转变为逻辑“1”。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，标记为DQ的写入DQ的波形可以是测试模式的第三位值至第六位值。

针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，片上系统300可延迟标记为DQ的写入DQ。片上系统300可将标记为DQ的写入DQ延迟一个延迟步长。片上系统300可对写入DQ进行延迟，使得标记为DQ的写入DQ从逻辑“0”被转变为逻辑“1”时的时序可与内部数据时钟信号IWCK0的上升沿同步。在下文中将描述：标记为DQ的写入DQ从逻辑“0”被转变为逻辑“1”时的时序与内部数据时钟信号IWCK0的上升沿同步，并且片上系统300可使标记为DQ的写入DQ从逻辑“0”被转变为逻辑“1”时的时序与其他内部数据时钟信号IWCK90、IWCK180和IWCK270的上升沿同步。这里，测试模式可具有这样的数据：数据被改变为使得由接收相应的内部数据时钟信号IWCK90、IWCK180和IWCK270的采样器电路420b、420c和420d采样的标记为DQ的写入DQ从逻辑“0”被转变为逻辑“1”时的时序与相应的内部数据时钟信号IWCK90、IWCK180和IWCK270同步。例如，测试模式可以是“10000111”、“11000011”或“11100001”。

在一些实施例中，采样器电路420a可通过对延迟值DELAY被调整的标记为DQ的写入DQ进行采样来输出采样数据SPD0。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样器电路420a可在内部数据时钟信号IWCK0的上升沿对与测试模式的第五位值对应的标记为DQ的写入DQ进行采样。当标记为DQ的写入DQ在时段PA1内前进到步长-7时，在内部数据时钟信号IWCK0的上升沿的标记为DQ的写入DQ具有逻辑“1”，因此由采样器电路420a采样的采样数据SPD0的值可以是“1”。以类似的方式，针对各个时段PA3、……、PA7、PA8、PA9、……、PA12、……、PA15的采样数据SPD0的值可以是“1”、……、“1”、“0”、“0”、……、“0”、……、“0”。针对时段PA8，采样数据SPD0的值可从“1”被转变为“0”。片上系统300可将标记为DQ的写入DQ的延迟值固定为采样数据SPD0的值从“1”被转变为“0”时的时段PA8的延迟值DELAY。

参照图6，当测试模式是“00001111”时，标记为DQ的写入DQ可从逻辑“0”被转变为逻辑“1”。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，标记为DQ的写入DQ的波形可具有测试模式的第三位值至第六位值。

针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，片上系统300可延迟标记为DQ的写入DQ。片上系统300可将标记为DQ的写入DQ延迟一个延迟步长。片上系统300可对写入DQ进行延迟，以使标记为DQ的写入DQ从逻辑“0”被转变为逻辑“1”时的时序与内部数据时钟信号IWCK0的上升沿同步。

在一些实施例中，采样器电路420a可通过对延迟值DELAY被调整的标记为DQ的写入DQ进行采样来输出采样数据SPD0。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样器电路420a可在内部数据时钟信号IWCK0的上升沿对与测试模式的第五位值对应的标记为DQ的写入DQ进行采样。当标记为DQ的写入DQ在时段PA1内被延迟到步长+7时，在内部数据时钟信号IWCK0的上升沿的标记为DQ的写入DQ具有逻辑“0”，因此由采样器电路420a采样的采样数据SPD0的值可以是“0”。以类似的方式，针对各个时段PA3、……、PA7、PA8、PA9、……、PA12、……、PA15的采样数据SPD0的值可以是“0”、……、“0”、“1”、“1”、……、“1”、“……”、“1”。针对时段PA8，采样数据SPD0的值可从“0”被转变为“1”。片上系统300可将标记为DQ的写入DQ的延迟值固定为采样数据SPD0的值从“0”被转变为“1”时的时段PA8的延迟值DELAY。

延迟值DELAY已经被描述为顺序地从步长+7增大到步长-7或者从步长-7减小到步长+7，但是片上系统300用于调整延迟值DELAY的方法不限于此。

现在将参照图7和图8描述片上系统300用于确定第一码的最终值OP21的方法。

图7和图8示出根据一些示例实施例的根据写入DQ的延迟值的采样数据的表。

片上系统300可基于与写入DQ的延迟值对应的采样数据SPD0的值来确定写入DQ的延迟值的最终值。当测试模式是“00001111”时，片上系统300可基于采样数据SPD0的值通过其从“0”被转变为“1”的延迟值DELAY来确定写入DQ的延迟值的最终值。在一些实施例中，当采样数据SPD0的值根据噪声两次从“0”被转变为“1”时，片上系统300可将两次从“0”被转变为“1”的延迟值DELAY的中间值确定为写入DQ的延迟值的最终值。当测试模式是“11110000”时，片上系统300可基于采样数据SPD0的值通过其从“1”被转变为“0”的延迟值DELAY来确定写入DQ的延迟值的最终值。在一些实施例中，当采样数据SPD0的值通过噪声两次从“1”被转变为“0”时，片上系统300可将两次从“1”被转变为“0”的延迟值DELAY的中间值确定为写入DQ的延迟值的最终值。

参照图7，当测试模式是“00001111”时，根据改变的写入DQ的延迟值DELAY的采样数据SPD0的值在步长0从“1”被改变为“0”，因此片上系统300可将写入DQ的延迟值的最终值确定为用于指示步长0的值。

当测试模式是“11110000”时，根据改变的写入DQ的延迟值DELAY的采样数据SPD0的值在步长0从“0”被改变为“1”，因此片上系统300可将写入DQ的延迟值的最终值确定为指示步长0的值。

参照图8，当测试模式是“00001111”时，根据改变的写入DQ的延迟值DELAY的采样数据SPD0的值可通过噪声两次从“1”被改变为“0”。因此，采样数据SPD0的值在步长0从“1”被改变为“0”，并且在步长+2从“1”被改变为“0”，因此片上系统300可将写入DQ的延迟值的最终值确定为指示作为步长0和步长+2的中间值的步长+1的值。例如，步长0可以是与采样数据SPD0的值被第一次转变(例如，位值从“1”被转变为“0”)对应的第一采样延迟值，步长+2可以是与采样数据SPD0的值被第二次转变(例如，位值从“1”被转变为“0”)对应的第二采样延迟值，并且中间值可以是第一采样延迟值与第二采样延迟值之间的延迟值(例如，指示步长+1的值)。例如，采样数据SPD0的值被第一次转变和采样数据SPD0的值被第二次转变二者可包括位值从1被转变为0。然而，本公开不限于此，并且在其他实施例中，采样数据SPD0的值被第一次转变和采样数据SPD0的值被第二次转变二者可包括位值从0被转变为1。换言之，采样数据SPD0的值被第一次转变和采样数据SPD0的值被第二次转变二者可相同地包括位值从1被转变为0或从0被转变为1。

片上系统300可确定写入DQ的延迟值的最终值，用确定的延迟值的最终值来固定写入DQ，并且可以输出该最终值。由此，写入DQ和内部数据时钟信号IWCK0可布置。当写入DQ和内部数据时钟信号IWCK0布置时，片上系统300可训练内部数据时钟信号IWCK90、IWCK180和IWCK270。

在一些实施例中，片上系统300可针对每一位改变测试模式，可将改变后的测试模式串行化，并且可输出写入DQ(例如，可输出数据信号)。片上系统300可提供用于基于改变后的测试模式来控制与写入DQ对应的缓冲器410的码OP21、OP12和OP22。片上系统300可基于用从存储器装置200输出的读取DQ确认的采样数据SPD1、SPD2和SPD3的值来确定码OP21、OP12和OP22的最终值。因此，片上系统300可训练内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270，使得内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270可具有恒定的相位差。

图9至图11示出时钟信号控制电路和读取电路的输入信号和输出信号的波形的曲线图。

参照图9，片上系统300可基于通过将测试模式“00001111”的第五位从“1”改变为“0”而生成的测试模式“00000111”来提供标记为DQ的写入DQ。标记为DQ的写入DQ可在与测试模式“00000111”的第六位对应的时间从逻辑“0”被转变为逻辑“1”。片上系统300可调整用于调整提供给采样器电路420b以对第六位进行采样的内部数据时钟信号IWCK90的延迟的码OP21。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，标记为DQ的写入DQ的波形可以是测试模式的第三位值至第六位值。

码OP21可被提供给时钟信号控制电路400的缓冲器410b。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，片上系统300可调整码OP21。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，时钟信号控制电路400可根据码OP21以步长-7、……、-5、……、-1、0、+1、……、+4、……、+7调整数据时钟信号WCK90的延迟，并且可输出结果作为内部数据时钟信号IWCK90。采样器电路420b可根据延迟调整后的内部数据时钟信号IWCK90来输出采样数据SPD1。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样器电路420b可在内部数据时钟信号IWCK90的上升沿对与测试模式的第六位值对应的标记为DQ的写入DQ进行采样。

当码OP21被设置为在时段PA1内具有步长-7的值时，在内部数据时钟信号IWCK90的上升沿的标记为DQ的写入DQ是逻辑“0”，因此由采样器电路420b采样的采样数据SPD1的值可以是“0”。以类似的方式，针对各个时段PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样数据SPD1的值可以是“0”、……、“0”、“1”、“1”、……、“1”、……、“1”。针对时段PA8，采样数据SPD1的值可从“0”被转变为“1”。片上系统300可将码OP21的最终值确定为在采样数据SPD1的值从“0”被转变为“1”的时段PA8内的码OP21的值(“0”)。

片上系统300可将用于控制缓冲器410b的码OP21提供给存储器装置200，并且可基于用从存储器装置200输出的读取DQ确认的采样数据SPD1来确定码OP21的最终值。因此，片上系统300可训练内部数据时钟信号IWCK0和IWCK90，使得内部数据时钟信号IWCK0与内部数据时钟信号IWCK90之间的相位差可准确地为90度。

参照图10，片上系统300可基于通过将测试模式“00000111”的第六位从“1”改变为“0”而获得的测试模式“00000011”来提供标记为DQ的写入DQ。标记为DQ的写入DQ可在与测试模式“00000011”的第七位对应的时间从逻辑“0”被转变为逻辑“1”。片上系统300可调整用于调整提供给采样器电路420c以对第七位进行采样的内部数据时钟信号IWCK180的延迟的码OP12。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，标记为DQ的写入DQ的波形可以是测试模式的第五位值至第八位值。

码OP12可被提供给时钟信号控制电路400的缓冲器410a。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，片上系统300可调整码OP12。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，时钟信号控制电路400可根据码OP12以步长-7、……、-5、……、-1、0、+1、……、+4、……、+7调整数据时钟信号WCK180的延迟，并且可输出结果作为内部数据时钟信号IWCK180。采样器电路420c可根据延迟调整后的内部数据时钟信号IWCK180来输出采样数据SPD2。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样器电路420c可在内部数据时钟信号IWCK180的上升沿对与测试模式的第七位值对应的标记为DQ的写入DQ进行采样。

当码OP12被设置为在时段PA1内具有步长-7的值时，在内部数据时钟信号IWCK180的上升沿的标记为DQ的写入DQ是逻辑“0”，因此由采样器电路420c采样的采样数据SPD2的值可以是“0”。以类似的方式，针对各个时段PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样数据SPD2的值可以是“0”、……、“0”、“1”、“1”、……、“1”、……、“1”。针对时段PA8，采样数据SPD2的值可从“0”被转变为“1”。片上系统300可将码OP12的最终值确定为采样数据SPD2的值从“0”被转变为“1”的时段PA8内的码OP12的值(“0”)。

片上系统300可将用于控制缓冲器410a的码OP12提供给存储器装置200，并且可基于用从存储器装置200输出的读取DQ确认的采样数据SPD2来确定码OP12的最终值。因此，片上系统300可训练内部数据时钟信号IWCK90和IWCK180，使得内部数据时钟信号IWCK90与内部数据时钟信号IWCK180之间的相位差可准确地为90度。

参照图11，片上系统300可基于通过将测试模式“00000011”的第七位从“1”改变为“0”而获得的测试模式“00000001”来提供标记为DQ的写入DQ。标记为DQ的写入DQ可在与测试模式“00000001”的第八位对应的时间从逻辑“0”被转变为逻辑“1”。片上系统300可调整用于调整提供给采样器电路420d以对第八位进行采样的内部数据时钟信号IWCK270的延迟的码OP22。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，标记为DQ的写入DQ的波形可以是测试模式的第五位值至第八位值。

码OP22可被提供给时钟信号控制电路400的缓冲器410b。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，片上系统300可调整码OP22。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，时钟信号控制电路400可根据码OP22以步长-7、……、-5、……、-1、0、+1、……、+4、……、+7调整数据时钟信号WCK270的延迟，并且可将其输出作为内部数据时钟信号IWCK270。采样器电路420d可根据延迟调整后的内部数据时钟信号IWCK270来输出采样数据SPD3。针对各个时段PA1、……、PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样器电路420d可在内部数据时钟信号IWCK270的上升沿对与测试模式的第八位值对应的标记为DQ的写入DQ进行采样。

针对时段PA1，当码OP22被设置为具有步长-7的值时，在内部数据时钟信号IWCK270的上升沿的标记为DQ的写入DQ是逻辑“0”，因此由采样器电路420d采样的采样数据SPD3的值可以是“0”。以类似的方式，针对各个时段PA3、……、PA7、PA8、PA9、……、PA12、……、PA15，采样数据SPD3的值可以是“0”、……、“0”、“1”、“1”、……、“1”、……、“1”。针对时段PA8，采样数据SPD3的值可从“0”被转变为“1”。片上系统300可将码OP22的最终值确定为采样数据SPD3的值从“0”被转变为“1”时的时段PA8内的码OP22的值(“0”)。

片上系统300可将用于控制缓冲器410b的码OP22提供给存储器装置200，并且可基于用从存储器装置200输出的读取DQ确认的采样数据SPD3来确定码OP22的最终值。因此，片上系统300可训练内部数据时钟信号IWCK180和IWCK270，使得内部数据时钟信号IWCK180与内部数据时钟信号IWCK270之间的相位差可准确地为90度。

图9至图11示出码OP21、OP12和OP22顺序地从步长-7增大到步长+7，但是片上系统300用于调整码OP21、OP12和OP22的方法不限于此。

图12示出根据一些示例实施例的时钟训练方法的流程图。

参照图12，片上系统300可确定写入DQ的延迟值的最终值(S1200)。片上系统300可用写入DQ的延迟值的最终值来对写入DQ进行延迟，并且可输出结果。

片上系统300可确定用于调整内部数据时钟信号IWCK90的延迟的码OP21(S1210)。片上系统300可基于从存储器装置200输出的读取DQ来确定用于调整存储器装置200的内部数据时钟信号IWCK90的延迟的码OP21。

片上系统300可确定用于调整内部数据时钟信号IWCK180的延迟的码OP12(S1220)。片上系统300可基于从存储器装置200输出的读取DQ来确定用于调整存储器装置200的内部数据时钟信号IWCK180的延迟的码OP12。

片上系统300可确定用于调整内部数据时钟信号IWCK270的延迟的码OP22(S1230)。片上系统300可基于从存储器装置200输出的读取DQ来确定用于调整存储器装置200的内部数据时钟信号IWCK270的延迟的码OP22。

在一些实施例中，步骤S1210、S1220和S1230的顺序不被限制。

片上系统300可发出MRW命令以将码OP21、OP12和OP22编程到存储器装置200的模式寄存器222(S1240)。存储器装置200可通过使用存储在模式寄存器222中的码OP21、OP12和OP22来调整内部数据时钟信号IWCK90、IWCK180、IWCK270的延迟。

因此，片上系统300可在写入操作中执行存储器装置200的数据时钟信号WCK的训练。

现在将参照图13和图14详细描述图12的各个步骤。

图13和图14示出根据一些示例实施例的时钟训练方法的一些步骤的流程图。

参照图13，片上系统300可将多个数据时钟信号WCK0、WCK180、WCK90和WCK270输出到存储器装置200，并且可输出由存储器装置200根据基于多个数据时钟信号WCK0、WCK180、WCK90和WCK270生成的内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270而采样的写入DQ(S1300)。片上系统300可将测试模式串行化，并且可输出结果作为写入DQ(例如，可输出结果作为数据信号)。测试模式可具有布置得使得“写入DQ可与内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270中的一个的上升沿对应地被转变”的数据。片上系统300可通过改变写入DQ的延迟值来延迟多个步长单元的相应组的写入DQ。在这种情况下，片上系统300可将码OP11、OP12、OP21和OP22设置为默认值并且可提供码OP11、OP12、OP21和OP22。

片上系统300可从存储器装置200接收读取DQ(例如，输出信号)(S1302)。

片上系统300可通过使用“来自读取DQ的通过内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270中的一个采样的采样数据”来确定用于转变采样数据的延迟值的最终值(S1304)。片上系统300可确定写入DQ的延迟值的最终值，使得写入DQ可与内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270中的一个一起布置。片上系统300可确定写入DQ的延迟值的最终值，使得内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270中的一个的上升沿、以及写入DQ的转变时序可布置。

参照图14，图12的步骤S1210、S1220和S1230被描述。片上系统300可输出写入DQ，使得写入DQ被转变时的时序可被改变一个单位间隔(UI)(S1400)。片上系统300可通过将测试模式改变一位来将写入DQ被转变时的时序改变1个UI。

片上系统300可将用于调整内部数据时钟信号IWCK90或IWCK270的延迟的码OP21或OP22输出到存储器装置200，内部数据时钟信号IWCK90或IWCK270和与写入DQ一起布置的内部数据时钟信号IWCK0具有90度的相位差(S1402)。片上系统300可增大/减小码OP21或OP22的值，并且可提供结果。在这种情况下，片上系统300可将码OP11、OP12、OP22或OP11、OP12和OP21设置为默认值，并且可提供码OP11、OP12、OP22或OP11、OP12和OP21。在步骤S1400，当写入DQ被转变时的时序被提前一个UI时，具有-90度的相位差的内部数据时钟信号IWCK270的延迟可被调整，并且当写入DQ被转变时的时序被延迟一个UI时，具有+90度的相位差的内部数据时钟信号IWCK270的延迟可被调整。片上系统300将在下文中被描述为将写入DQ被转变时的时序延迟一个UI。

片上系统300可从存储器装置200接收读取DQ(S1404)。

片上系统300可通过使用读取DQ中的由内部数据时钟信号IWCK90采样的采样数据，来将用于指示将被转变的采样数据的延迟的码OP21确定为码OP21的最终值(S1406)。

当用于延迟内部数据时钟信号IWCK90的OP21的最终值被确定时，片上系统300可输出写入DQ，使得写入DQ转变时的时序被改变一个UI(S1410)。

片上系统300可将用于调整内部数据时钟信号IWCK180的延迟的码OP12输出到存储器装置200，内部数据时钟信号IWCK180和与写入DQ一起布置的内部数据时钟信号IWCK90具有90度的相位差(S1412)。片上系统300可增大/减小码OP12的值，并且可提供结果。在这种情况下，片上系统300可将在步骤S1406确定的值提供给码OP21，可将码OP11和OP22设置为默认值，并且可提供码OP11和OP22。

片上系统300可从存储器装置200接收读取DQ(S1414)。

片上系统300可通过使用读取DQ中的由内部数据时钟信号IWCK180采样的采样数据，来将用于指示采样数据被转变的延迟的码OP12的值确定为码OP12的最终值(S1416)。

当用于延迟内部数据时钟信号IWCK180的码OP12的最终值被确定时，片上系统300可输出写入DQ，使得写入DQ被转变时的时序被改变一个UI(S1420)。

片上系统300可将用于调整内部数据时钟信号IWCK270的延迟的码OP22输出到存储器装置200，内部数据时钟信号IWCK270和与写入DQ一起布置的内部数据时钟信号IWCK180具有90度的相位差(S1422)。片上系统300可增大/减小码OP22的值，并且可提供结果。在这种情况下，片上系统300可将在步骤S1406和S1416确定的值提供给码OP21和OP12，可将码OP11设置为默认值，并且可提供码OP11。

片上系统300可从存储器装置200接收读取DQ(S1424)。

片上系统300可通过使用读取DQ中的由内部数据时钟信号IWCK270采样的采样数据，来将用于指示采样数据被转变的延迟的码OP22的值确定为码OP22的最终值(S1426)。

在上文中，片上系统300可将转变一次的写入DQ与一个内部数据时钟信号一起布置，可通过每次一个UI改变写入DQ的转变时序，并且可调整除与写入DQ一起布置的内部数据时钟信号之外的内部数据时钟信号的延迟。因此，由于内部数据时钟信号可被训练为与写入DQ的采样时序一起布置，因此信号可在实际写入操作期间以更准确的时序被采样。

图15示出根据一些示例实施例的计算机系统的框图。

参照图15，计算系统1500可包括处理器1510、存储器1520、存储器控制器1530、存储装置1540、通信接口1550和总线1560。计算系统1500还可包括其他通用组成元件。

处理器1510可控制计算系统1500的相应元件的总体操作。处理器1510可用包括中央处理器(CPU)、应用处理器(AP)和图形处理器(GPU)的各种处理单元中的至少一个来实现。

存储器1520可存储各种类型的数据和命令。存储器1520可用参照图1至图14描述的存储器装置来实现。存储器控制器1530可控制到存储器1520的数据或命令的传输/从存储器1520的数据或命令的传输。

处理器1510和存储器控制器1530可用参照图1至图14描述的片上系统来实现。在一些实施例中，存储器控制器1530可被设置为处理器1510的内部元件。在一些实施例中，存储器控制器1530可被设置为除处理器1510之外的芯片。

存储器控制器1530可基于具有被布置为使得写入DQ可被改变一次的数据的测试模式，将写入DQ输出到存储器1520。存储器控制器1530可调整写入DQ的延迟值，使得内部数据时钟信号IWCK0、IWCK90、IWCK180和IWCK270中的一个以及写入DQ可一起布置。当写入DQ和一个内部数据时钟信号(例如，IWCK0)被布置时，存储器控制器1530可将测试模式改变一位，并且可将写入DQ输出到存储器1520。存储器控制器1530可将用于调整剩余的内部数据时钟信号之中的内部数据时钟信号IWCK0和具有与写入DQ的一个UI对应的相位差(例如，90度)的内部数据时钟信号IWCK90的延迟的码输出到存储器1520，并且可通过使用从存储器1520发送的读取DQ中的采样数据的值来确定用于调整内部数据时钟信号IWCK90的延迟的码的最终值。以类似的方式，在其他内部数据时钟信号IWCK180和IWCK270的情况下，存储器控制器1530可确定用于调整内部数据时钟信号IWCK180和IWCK270的相应的延迟的码的最终值。存储器控制器1530可将码的最终值提供给存储器1520。

存储装置1540可非暂时地存储程序和数据。在一些实施例中，存储装置1540可用非易失性存储器来实现。通信接口1550可支持计算系统1500的有线/无线网络通信。此外，通信接口1550可支持除网络通信之外的各种其他通信方法。总线1560可在计算系统1500的组成元件之间提供通信功能。总线1560可根据组成元件之间的通信协议包括至少一种类型的总线。

在一些实施例中，参照图1至图15描述的各个组成元件或者两个或更多个组成元件的组合可用数字电路、可编程或不可编程逻辑装置或阵列、以及专用集成电路(ASIC)来实现。

虽然已经结合目前被认为是实际的实施例描述了本公开，但是将理解，发明不限于公开的实施例，而是相反，旨在覆盖包括在所附权利要求的范围内的各种修改和等同布置。

Claims (20)

1.一种半导体装置，包括：

数据时钟信号生成器电路，被配置为输出多个数据时钟信号，所述多个数据时钟信号具有不同相位并且用于生成存储器装置的多个内部数据时钟信号；

数据发送器，被配置为基于被转变一次的测试模式来生成数据信号，根据延迟值来延迟被转变一次的数据信号，并且将数据信号输出到存储器装置；

数据接收器，被配置为从存储器装置接收输出信号，输出信号包括第一采样数据，第一采样数据通过基于来自所述多个内部数据时钟信号的第一内部数据时钟信号对数据信号进行采样而获得；以及

训练电路，被配置为基于第一采样数据来改变延迟值并且确定延迟值的最终值。

2.根据权利要求1所述的半导体装置，其中

训练电路被配置为：基于第一采样数据的采样延迟值来确定延迟值的最终值，并且

其中，采样延迟值与第一采样数据的位值被转变时对应。

3.根据权利要求1所述的半导体装置，其中

训练电路被配置为：基于第一采样数据的采样延迟值的中间值来确定延迟值的最终值，

其中，中间值在采样延迟值中的第一采样延迟值与第二采样延迟值之间，

其中，第一采样延迟值与第一采样数据的第一位值被转变时对应，并且第二采样延迟值与第一采样数据的第二位值被转变时对应，并且

其中，第一位值和第二位值二者相同地从1被转变为0或从0被转变为1。

4.根据权利要求1所述的半导体装置，其中

训练电路被配置为：在确定延迟值的最终值之后，改变测试模式的位值，使得数据信号被转变时的时序被改变，

其中，数据接收器被配置为：从存储器装置接收输出信号，输出信号包括第二采样数据，第二采样数据通过对数据信号进行采样而获得，数据信号具有基于来自所述多个内部数据时钟信号的第二内部数据时钟信号而改变的时序，并且

其中，训练电路被配置为调整用于生成存储器装置的第二内部数据时钟信号的码，并且被配置为基于第二采样数据确定所述码的最终值。

5.根据权利要求4所述的半导体装置，其中

训练电路被配置为：基于从第二采样数据获得的所述码的采样值来确定所述码的最终值，并且

其中，所述码的采样值与第二采样数据的位值被转变时对应。

6.根据权利要求4所述的半导体装置，其中

训练电路被配置为：通过改变测试模式的一个位值来将数据信号被转变时的时序改变一个单位间隔。

7.根据权利要求4所述的半导体装置，其中

所述码用于调整来自所述多个数据时钟信号的数据时钟信号的延迟并且用于生成第二内部数据时钟信号，并且

其中，第二内部数据时钟信号具有基于所述码的延迟。

8.根据权利要求4所述的半导体装置，其中

第一内部数据时钟信号和第二内部数据时钟信号具有90度的相位差。

9.一种用于操作半导体装置的方法，包括：

输出多个数据时钟信号，所述多个数据时钟信号具有不同相位并且用于生成存储器装置的多个内部数据时钟信号；

基于被转变一次的测试模式生成数据信号，根据延迟值来延迟被转变一次的数据信号，并且将数据信号输出到存储器装置；

从存储器装置接收输出信号，输出信号包括第一采样数据，第一采样数据通过基于来自所述多个内部数据时钟信号的第一内部数据时钟信号对数据信号进行采样而获得；以及

基于第一采样数据确定延迟值的最终值。

10.根据权利要求9所述的方法，其中

确定延迟值的最终值的步骤包括：

确定第一采样数据的采样延迟值，并且

其中，采样延迟值与第一采样数据的位值被转变时对应。

11.根据权利要求9所述的方法，其中

确定延迟值的最终值的步骤包括：

确定第一采样数据的采样延迟值的中间值，

其中，中间值在采样延迟值中的第一采样延迟值与第二采样延迟值之间，

其中，第一采样延迟值与第一采样数据的第一位值被转变时对应，并且第二采样延迟值与第一采样数据的第二位值被转变时对应，并且

其中，第一位值和第二位值二者相同地从1被转变为0或从0被转变为1。

12.根据权利要求9所述的方法，还包括：

在确定延迟值的最终值之后，改变测试模式的位值，以改变数据信号被转变时的时序；

从存储器装置接收输出信号，输出信号包括第二采样数据，第二采样数据通过对数据信号进行采样而获得，数据信号具有基于来自所述多个内部数据时钟信号的第二内部数据时钟信号而改变的时序；

调整用于生成存储器装置的第二内部数据时钟信号的码；以及

基于第二采样数据确定所述码的最终值。

13.根据权利要求12所述的方法，其中

确定所述码的最终值的步骤包括：

确定从第二采样数据获得的所述码的采样值，并且

其中，所述码的采样值与第二采样数据的位值被转变时对应。

14.根据权利要求12所述的方法，其中

改变测试模式的位值的步骤包括：将数据信号被转变时的时序改变一个单位间隔。

15.根据权利要求12所述的方法，其中

所述码用于调整来自所述多个数据时钟信号的数据时钟信号的延迟并且用于生成第二内部数据时钟信号，并且

其中，第二内部数据时钟信号具有基于所述码的延迟。

16.一种计算系统，包括：

存储器装置，包括：

时钟信号控制电路，被配置为接收并缓冲具有不同相位的多个数据时钟信号，并且生成多个内部数据时钟信号，以及多个采样器电路，被配置为基于所述多个内部数据时钟信号对数据信号进行采样，并且输出多个采样数据，以及

片上系统，被配置为将测试模式串行化以生成数据信号，根据延迟值来延迟数据信号，将数据信号输出到存储器装置，基于来自所述多个采样数据的第一采样数据的值确定延迟值的最终值，根据延迟值的最终值来延迟数据信号，并且输出根据延迟值的最终值而被延迟的数据信号，

其中，第一采样数据通过基于来自所述多个内部数据时钟信号的第一内部数据时钟信号对数据信号进行采样而获得，并且

其中，第一内部数据时钟信号与数据信号被转变时的时序同步。

17.根据权利要求16所述的计算系统，其中

时钟信号控制电路被配置为：通过根据码来调整来自所述多个数据时钟信号的数据时钟信号的相位，生成来自所述多个内部数据时钟信号的第二内部数据时钟信号，

其中，片上系统被配置为：改变测试模式的一个位值以将数据信号被转变时的时序布置为与第二内部数据时钟信号的边沿对应，调整所述码的值，基于第二采样数据确定所述码的最终值，并且将所述码的最终值存储在存储器装置中，并且

其中，第二采样数据通过基于第二内部数据时钟信号对数据信号进行采样而获得。

18.根据权利要求17所述的计算系统，其中

时钟信号控制电路包括：缓冲器，被配置为生成第二内部数据时钟信号，并且被配置为根据所述码来调整数据时钟信号的延迟。

19.根据权利要求17所述的计算系统，其中

第一内部数据时钟信号和第二内部数据时钟信号具有90度的相位差。

20.根据权利要求17所述的计算系统，其中

片上系统被配置为：基于从第二采样数据获得的所述码的采样值来确定所述码的最终值，并且

其中，所述码的采样值与第二采样数据的位值被转变时对应。