CN117034822B - 基于三步式仿真的验证方法、电子设备和介质 - Google Patents
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- 238000004088 simulation Methods 0.000 title claims abstract description 40
- 238000012795 verification Methods 0.000 title claims abstract description 40
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- 238000013461 design Methods 0.000 claims abstract description 17
- 238000012360 testing method Methods 0.000 claims abstract description 9
- 238000012986 modification Methods 0.000 claims description 10
- 230000004048 modification Effects 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims 4
- 230000006870 function Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
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Abstract
本发明涉及集成电路技术领域,尤其涉及一种基于三步式仿真的验证方法、电子设备和介质,包括S1、获取仿真配置文件;S2、获取集成电路设计当前待编译模块标识,若为仿真配置文件中的模块标识,则执行S3,否则,执行S4;S3基于当前实现结构将当前待编译模块编译生成当前实现类型的编译文件,存储在当前待实现类型所对应的编译库中;S4、直接对当前待编译模块编译生成默认编译文件,存储在默认编译库中;S5、当集成电路设计的所有模块编译完成后,从每一模块对应的编译库中获取对应的编译文件生成对应的模块,并根据模块间互联关系互联组成集成电路系统。S6、输入测试用例进行仿真验证。本发明提高了集成电路的验证效率。
Description
技术领域
本发明涉及集成电路技术领域,尤其涉及一种基于三步式仿真的验证方法、电子设备和介质。
背景技术
在集成电路设计过程中,使用仿真器对集成电路的功能进行三步式仿真验证是一种常用的仿真方法。三步式仿真具体包括编译、组合和仿真三个步骤。由于集成电路功能庞大复杂,所以通常会分为设计部门和验证部门来协作完成一款集成电路的设计。在设计部门内部和验证部门内部也会再划分为不同的小组,以实现团队任务的拆解。设计部门通常又分为综合前和综合后。设计部门和验证部门之间、综合前的小组和综合后的小组,都需要紧密协作,但是各自又面向不同的任务。因此,对于一些功能模块,接口相同,但是在上述不同场景下具体实现并不相同。如果对于这些功能模块,每次变化均去重新完整执行一遍三步式仿真,则需要将整个集成电路设计代码全部编译一遍,再进行组合和编译,需要耗费大量的资源,且需要花费很长的时间,降低了验证效率。由此可知,如何减少三步式仿真验证的资源消耗,提高集成电路的验证效率成为亟待解决的技术问题。
发明内容
本发明目的在于,提供一种基于三步式仿真的验证方法、电子设备和介质,减少了三步式仿真验证的资源消耗,提高了集成电路的验证效率。
根据本发明第一方面,提供了一种基于三步式仿真的验证方法,包括:
步骤S1、获取仿真配置文件,所述仿真配置文件包括N条配置信息{M1,M2,…,Mn,…,MN},Mn为第n条配置信息,n的取值范围为1到N,N为需要配置的模块总数,Mn=(M0n,M1n,M2n),其中,M0n为Mn对应的模块标识,M1n为Mn的实现类型,M2n为Mn的实现结构;
步骤S2、获取集成电路设计当前待编译模块标识,若所述当前待编译模块标识为所述仿真配置文件中的模块标识,则执行步骤S3,否则,执行步骤S4;
步骤S3、获取所述当前待编译模块标识对应的当前实现类型和当前实现结构,基于所述当前实现结构将所述当前待编译模块编译生成所述当前实现类型的编译文件,并存储在当前待实现类型所对应的编译库中,然后执行步骤S5;
步骤S4、直接对所述当前待编译模块编译生成默认编译文件,并存储在默认编译库中,执行步骤S5;
步骤S5、当集成电路设计的所有模块编译完成后,从每一模块对应的编译库中获取对应的编译文件生成对应的模块,并根据预设的模块间互联关系互联组成集成电路系统。
步骤S6、向所述集成电路系统输入测试用例进行仿真验证。
根据本发明第二方面,提供一种电子设备,包括:至少一个处理器;以及,与所述至少一个处理器通信连接的存储器;其中,所述存储器存储有可被所述至少一个处理器执行的指令,所述指令被设置为用于执行本发明第一方面所述的方法。
根据本发明第三方面,提供一种计算机可读存储介质,存储有计算机可执行指令,所述计算机指令用于执行本发明第一方面所述的方法。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案,本发明提供的一种基于三步式仿真的验证方法、电子设备和介质可达到相当的技术进步性及实用性,并具有产业上的广泛利用价值,其至少具有以下有益效果:
本发明能够基于配置文件将需要配置的模块的编译生成对应类型的编译文件,并根据类型划分到不同的库中,将无需配置的模块正常编译且存储在默认库中,从而灵活实现需要配置模块的多样化需求。基于此,在改变需要配置的模块时,仅需调整配置文件,实现集成电路系统的局部更新即可,无需全局更新,减少了三步式仿真验证的资源消耗,提高了集成电路的验证效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的基于三步式仿真的验证方法流程图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供了一种基于三步式仿真的验证方法,如图1所示,包括:
步骤S1、获取仿真配置文件,所述仿真配置文件包括N条配置信息{M1,M2,…,Mn,…,MN},Mn为第n条配置信息,n的取值范围为1到N,N为需要配置的模块总数,Mn=(M0n,M1n,M2n),其中,M0n为Mn对应的模块标识,M1n为Mn的实现类型,M2n为Mn的实现结构。
需要说明的是,集成电路设计的所有模块的功能是确定的,一些模块的具体结构也是确定的,仿真配置文件中对应的是集成电路设计中具有更改需求的模块对应的配置信息,更改需求可能是调整实现类型,也可能是调整实现结构。所述实现类型具体可包括寄存器传输级 (Register Transfer Level,简称RTL)类型和门级(gate)类型。
步骤S2、获取集成电路设计当前待编译模块标识,若所述当前待编译模块标识为所述仿真配置文件中的模块标识,则执行步骤S3,否则,执行步骤S4。
需要说明的是,集成电路设计规模庞大,通常情况下,需要配置的模块数量为少数,例如仅有个位数级别的数量,在一些复杂场景下,数量也可能更大。
步骤S3、获取所述当前待编译模块标识对应的当前实现类型和当前实现结构,基于所述当前实现结构将所述当前待编译模块编译生成所述当前实现类型的编译文件,并存储在当前待实现类型所对应的编译库中,然后执行步骤S5。
需要说明的是,配置文件中对应的实现类型为RTL的模块对应的编译文件会存储在RTL编译库中,将配置文件中对应的实现类型为gate的模块对应的编译文件会存储在gate编译库中。
步骤S4、直接对所述当前待编译模块编译生成默认编译文件,并存储在默认编译库中,执行步骤S5。
需要说明的是,对于未设置在配置文件中的模块,均直接采用默认的编译方式来编译即可,并直接存储在默认编译库,例如默认编译库命名为“work”。默认的编译方式可能对应为RTL类型,也可能对应为gate类型,根据具体集成电路设计来定。
步骤S5、当集成电路设计的所有模块编译完成后,从每一模块对应的编译库中获取对应的编译文件生成对应的模块,并根据预设的模块间互联关系互联组成集成电路系统。
需要说明的是,在进行集成电路仿真验证的阶段,每一模块的功能以及模块之间的互联关系都是确定的,因此,当每一模块对应的编译文件获取之后,即可直接基于编译文件生成对应的模块,根据预设的模块间互联关系互联组成集成电路系统。
步骤S6、向所述集成电路系统输入测试用例进行仿真验证。
其中,每一测试用例设置有对应的预期输出结果,向所述集成电路系统输入测试用例进行仿真验证获取实际输出结果,基于若实际输出结果和预期输出结果一致,则验证通过,否则,验证不通过。
作为一种实施例,配置文件可以直接根据用户需求,由用户指定生成,所述步骤S1包括:
步骤S11、获取用户输入的N个需要配置的模块标识、需要配置的模块对应的实现类型和实现结构。
步骤S12、基于用户输入的每一需要配置的模块标识、需要配置的模块对应的实现类型和实现结构生成一条对应的配置信息。
步骤S13、基于N条配置信息生成所述配置文件。
通过步骤S11-步骤S13,可以实现用户根据具体应用需求实现模块的灵活配置。
为了保证验证的多样性,自动化以及验证的充分性,可以采用伪随机方式来生成配置文件,作为一种实施例,所述步骤S1包括:
步骤S10、设置候选层级集合{L1,L2,…,Li,…,LI},Li为第i个候选层级,i的取值范围为1到I,I为候选层级总数。
其中,候选层级指的是具有修改需求的模块所在的层级。
步骤S20、为每一Li设置候选模块集合{LM1 i,LM2 i,…,LMj i,…,LMJ i},LMj i为Li对应的第j个候选模块,j的取值范围为1到J,J为Li对应的候选模块总数。
其中,候选模块为具有修改需求的模块。
步骤S30、为每一LMj i设置候选实现信息集合{R1 ij,R2 ij,…,Rk ij,…,RK ij},Rk ij为Li对应的第k个实现信息,实现信息包括实现结构和实现类型,k的取值范围为1到K,K为LMj i对应的候选模块总数。
需要说明的是,每一需要修改的模块,可以有不同的方式、不同的实现类型来实现同一个功能,因此,每一LMj i存在候选实现信息集合。
步骤S40、设置随机层数数量X,X<I,从候选层级集合中随机生成X个目标配置层级。
需要说明的是,当具有层级随机需求的时候需要执行步骤S40,但可以理解的是,若仅有一个候选层级,或者用户已经指定目标层级,即可不执行步骤S40。
步骤S50、为每一目标层级设置随机模块数量Y,从每一目标层级对应的候选模块集合中随机生成Y个目标配置模块,所有层级对应的目标配置模块总数为N。
需要说明的是,当目标层级具有随机需求的时候需要执行步骤S50,但可以理解的是,若目标层级仅有一个候选模块,或者用户已经指定目标层级对应的候选模块,则对于该目标层级无需执行步骤S50。
步骤S60、从每一目标配置模块对应的实现结构集合中随机生成一个对应的目标配置实现信息。
需要说明的是,对于每一目标配置模块最后只能选择生成一个对应的目标配置实现信息。
步骤S70、基于每一目标配置模块对应的目标配置实现信息生成一条对应的配置信息,基于所有配置信息生成所述配置文件。
所述配置文件中存储的是具有修改需求的模块对应的配置信息,因此,当后续需要调整集成电路里时,无需全局再重新执行三步是仿真,仅需局部更新即可,作为一种实施例,所述步骤S6之后还包括:
步骤S7、当需要修改模块的实现类型和/或实现结构时,更新配置文件。
具体可以通过步骤S11-步骤S13的形式由用户指定来生成新的配置文件,也可以通过步骤S10-步骤S70随机生成,若配置文件改动小,还可以直接对原始配置文件进行局部修改。
步骤S8、对更新配置文件中的每一模块进行重新编译,并将编译文件按照实现类型存储在对应的编译库中。
需要说明的是,仅需对具有修改需求的模块重新编译即可,不具有修改需求的模块对应为编译文件已经存储在默认编译库中,后续直接调用即可,极大地减小了集成电路更新所需资源,提高了验证效率。
步骤S9、更新配置文件的模块全部编译完后,从每一模块对应的编译库中获取对应的编译文件生成对应的模块,并根据预设的模块间互联关系互联组成更新后的集成电路系统。
需要说明的是,当集成电路系统构建好之后,即可通过输入测试用例进行验证,作为一种实施例,为了实现输入数据的多样性,保证验证的充分性,可以对输入数据也采用随机的方式来实现,具体的,所述步骤S6可以包括:
步骤S61、设置候选数据类型集合。
其中,数据类型集合具体可以包括整数、分数、实数等类型。
步骤S62、为每一候选数据类型设置对应的输入数据集合。
步骤S63、设置随机数据类型数量E,从所述候选数据类型集合中随机出E个目标数据类型。
可以理解的是,随机数据类型的数量基于所述集成电路系统的输入数量来确定。
步骤S64、为每一目标数据类型设置随机输入数据量F,从每一目标数据类型对应的输入数据集合中随机出F个目标输入数据,所有目标数据总数为所述集成电路系统的所述输入数量。
步骤S65、基于F个目标输入数据生成测试用例,在所述集成电路系统进行仿真验证。
需要说明的是,一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理,但是其中的许多步骤可以被并行地、并发地或者同时实施。此外,各步骤的顺序可以被重新安排。当其操作完成时处理可以被终止,但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。
本发明实施例还提供一种电子设备,包括:至少一个处理器;以及,与所述至少一个处理器通信连接的存储器;其中,所述存储器存储有可被所述至少一个处理器执行的指令,所述指令被设置为用于执行本发明实施例所述的方法。
本发明实施例还提供一种计算机可读存储介质,存储有计算机可执行指令,所述计算机指令用于执行本发明实施例所述的方法。
本发明实施例能够基于配置文件将需要配置的模块的编译生成对应类型的编译文件,并根据类型划分到不同的库中,将无需配置的模块正常编译且存储在默认库中,从而灵活实现需要配置模块的多样化需求。基于此,在改变需要配置的模块时,仅需调整配置文件,实现集成电路系统的局部更新即可,无需全局更新,减少了三步式仿真验证的资源消耗,提高了集成电路的验证效率。
以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制,虽然本发明已以较佳实施例揭露如上,然而并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。
Claims (7)
1.一种基于三步式仿真的验证方法,其特征在于,包括:
步骤S1、获取仿真配置文件,所述仿真配置文件包括N条配置信息{M1,M2,…,Mn,…,MN},Mn为第n条配置信息,n的取值范围为1到N,N为需要配置的模块总数,Mn=(M0n,M1n,M2n),其中,M0n为Mn对应的模块标识,M1n为Mn的实现类型,M2n为Mn的实现结构;
所述步骤S1包括:
步骤S10、设置候选层级集合{L1,L2,…,Li,…,LI},Li为第i个候选层级,i的取值范围为1到I,I为候选层级总数;
步骤S20、为每一Li设置候选模块集合{LM1 i,LM2 i,…,LMj i,…,LMJ i},LMj i为Li对应的第j个候选模块,j的取值范围为1到J,J为Li对应的候选模块总数;
步骤S30、为每一LMj i设置候选实现信息集合{R1 ij,R2 ij,…,Rk ij,…,RK ij},Rk ij为Li对应的第k个实现信息,实现信息包括实现结构和实现类型,k的取值范围为1到K,K为LMj i对应的候选模块总数;
步骤S40、设置随机层数数量X,X<I,从候选层级集合中随机生成X个目标配置层级;
步骤S50、为每一目标层级设置随机模块数量Y,从每一目标层级对应的候选模块集合中随机生成Y个目标配置模块,所有层级对应的目标配置模块总数为N;
步骤S60、从每一目标配置模块对应的实现结构集合中随机生成一个对应的目标配置实现信息;
步骤S70、基于每一目标配置模块对应的目标配置实现信息生成一条对应的配置信息,基于所有配置信息生成所述配置文件;
步骤S2、获取集成电路设计当前待编译模块标识,若所述当前待编译模块标识为所述仿真配置文件中的模块标识,则执行步骤S3,否则,执行步骤S4;
步骤S3、获取所述当前待编译模块标识对应的当前实现类型和当前实现结构,基于所述当前实现结构将所述当前待编译模块编译生成所述当前实现类型的编译文件,并存储在当前待实现类型所对应的编译库中,然后执行步骤S5;
步骤S4、直接对所述当前待编译模块编译生成默认编译文件,并存储在默认编译库中,执行步骤S5;
步骤S5、当集成电路设计的所有模块编译完成后,从每一模块对应的编译库中获取对应的编译文件生成对应的模块,并根据预设的模块间互联关系互联组成集成电路系统;
步骤S6、向所述集成电路系统输入测试用例进行仿真验证。
2.根据权利要求1所述的方法,其特征在于,
所述实现类型包括RTL类型和gate类型。
3.根据权利要求1所述的方法,其特征在于,
所述步骤S1包括:
步骤S11、获取用户输入的N个需要配置的模块标识、需要配置的模块对应的实现类型和实现结构;
步骤S12、基于用户输入的每一需要配置的模块标识、需要配置的模块对应的实现类型和实现结构生成一条对应的配置信息;
步骤S13、基于N条配置信息生成所述配置文件。
4.根据权利要求1所述的方法,其特征在于,
所述配置文件中存储的是具有修改需求的模块对应的配置信息,所述步骤S6之后还包括:
步骤S7、当需要修改模块的实现类型和/或实现结构时,更新配置文件;
步骤S8、对更新配置文件中的每一模块进行重新编译,并将编译文件按照实现类型存储在对应的编译库中;
步骤S9、更新配置文件的模块全部编译完后,从每一模块对应的编译库中获取对应的编译文件生成对应的模块,并根据预设的模块间互联关系互联组成更新后的集成电路系统。
5.根据权利要求1所述的方法,其特征在于,
所述步骤S6包括:
步骤S61、设置候选数据类型集合;
步骤S62、为每一候选数据类型设置对应的输入数据集合;
步骤S63、设置随机数据类型数量E,从所述候选数据类型集合中随机出E个目标数据类型;
步骤S64、为每一目标数据类型设置随机输入数据量F,从每一目标数据类型对应的输入数据集合中随机出F个目标输入数据,所有目标数据总数为所述集成电路系统的所述输入数量;
步骤S65、基于F个目标输入数据生成测试用例,在所述集成电路系统进行仿真验证。
6.一种电子设备,其特征在于,包括:
至少一个处理器;
以及,与所述至少一个处理器通信连接的存储器;
其中,所述存储器存储有可被所述至少一个处理器执行的指令,所述指令被设置为用于执行前述权利要求1-5任一项所述的方法。
7.一种计算机可读存储介质,其特征在于,存储有计算机可执行指令,所述计算机可执行指令用于执行前述权利要求1-5中任一项所述的方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311304016.7A CN117034822B (zh) | 2023-10-10 | 2023-10-10 | 基于三步式仿真的验证方法、电子设备和介质 |
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
CN117034822A CN117034822A (zh) | 2023-11-10 |
CN117034822B true CN117034822B (zh) | 2023-12-15 |
Family
ID=88626722
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202311304016.7A Active CN117034822B (zh) | 2023-10-10 | 2023-10-10 | 基于三步式仿真的验证方法、电子设备和介质 |
Country Status (1)
Country | Link |
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Date | Code | Title | Description |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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