CN116775417B - Risc-v处理器运行监测和行为追踪系统 - Google Patents

Abstract

本申请公开RISC‑V处理器运行监测和行为追踪系统，涉及嵌入式处理器领域，分别在流水线架构的取指译码和程序寄存器之间、指令缓存和取指译码单元之间、运算单元和寄存器组之间、以及寄存器组和数据缓存单元之间设置四个指令地址寄存器，并确定为数据监测点；通过RISC‑V指令集修改状态寄存器的控制指令，控制追踪模块对选取的目标监测点进行数据监测，并生成数据帧；内存接收数据帧，通过外接的传输接口送入上位机和/或存储介质。该系统可以将监测机制细粒度到处理器内部，对每个指令步骤进行监测，并将监测数据以数据帧的形式发送到上位机或存储介质，便于后续处理器性能分析。

Description

RISC-V处理器运行监测和行为追踪系统

技术领域

本申请涉及嵌入式处理器领域，特别涉及一种RISC-V处理器运行监测和行为追踪系统。

背景技术

RISC-V指令架构的嵌入式处理器芯片正在逐步应用于各工业领域，处理器需要满足高性能和实时性的要求，但是随着高端工艺生产的限制以及市场竞争的加剧，如何在同样的工艺和成本下做出性能更好的处理器，优化迭代成了重要的突破点，处理器优化的重要手段是能够获得处理器运行的实时数据，也就是对处理器进行运行监测和行为追踪。

目前对于嵌入式处理器追踪有两种方法，一种方法是把处理器看成黑盒，记录指令输入和结果输出的具体数据，这类方法的缺点是指令运行过程中的延迟、等待、耗时情况不明确，监测的粗颗粒度使得无法从微架构的层面优化处理器。另一种方法是进入处理器内部，监测每一级流水线寄存器和所有访存接口，这种方法的缺点是监测数据量大，对存储空间和数据带宽要求高，适合针对瓶颈算法和极端情况进行监测，不适合对处理器的长时间监测，也就无法获得长时间运行的监测数据。

发明内容

本申请提供一种RISC-V处理器运行监测和行为追踪系统，实现对处理器中重要节点的监测，周期性的数据追踪。处理器内包括由取指译码单元、程序寄存器、运算单元、寄存器组、指令缓存单元、数据缓存单元和内存构成的流水线架构，所述指令缓存单元和所述数据缓存单元分别与所述内存连接；系统包括内置追踪模块和状态寄存器的处理器、保存监测数据帧的存储介质、对监测数据进行分析的上位机；所述处理器通过传输接口连接所述存储介质和所述上位机；

在所述取指译码单元和所述程序寄存器之间设置第一指令地址寄存器，选取为第一监测点；在所述指令缓存单元和所述取指译码单元之间设置第二指令地址寄存器，选取为第二监测点；在所述运算单元和所述寄存器组之间设置第三指令地址寄存器，选取为第三监测点；在所述寄存器组和所述数据缓存单元之间设置第四指令地址寄存器，选取为第四监测点；选取所述处理器内的时钟寄存器为时间监测点；

所述追踪模块连接所述状态寄存器和所述内存，所述状态寄存器基于RISC-V指令集修改控制指令，控制所述追踪模块对选取的目标监测点进行数据监测，并生成所述数据帧；所述内存接收所述数据帧，通过外接的传输接口送入所述上位机和/或所述存储介质。

本申请实施例提供的技术方案带来的有益效果至少包括：在原处理器架构上内置追踪模块，并在流水线架构上设置指令地址寄存器；追踪模块根据状态寄存器控制监测开关和检测频率，搜集处理器内部选定的几个监测点的指令地址，同时基于监测时间生成数据帧。该系统可以将监测机制细粒度到处理器内部，对每个指令步骤进行监测，并将监测数据以数据帧的形式发送到上位机或存储介质，便于后续处理器性能分析。

附图说明

图1是传统嵌入式处理器数据追踪的系统图；

图2是本申请实施例提供的一种RISC-V处理器运行监测和行为追踪系统的结构示意图；

图3是RISC-V处理器内部数据监测的结构示意图；

图4是追踪模块的详细结构图；

图5示出了上位机接收预压缩数据并还原原始数据帧的数据内容示意图；

图6示出了一种可能的预压缩单元的结构图；

图7示出了另一种RISC-V处理器内部数据监测的结构示意图；

图8示出了一种可能的压缩模块的结构图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

在本文中提及的“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。

图1是传统嵌入式处理器数据追踪的系统图，待测的主控芯片上集成处理器、存储模块、接口模块、上位机和存储介质，而为了实现数据追踪，通常外接一个监测模块，也就是把整个主控芯片（处理器）看成一个黑盒，通过监测输入输出数据判断处理器性能，这种方案的缺点是不能深入到处理器内部观察更细节的数据内容，对内部各个单元模块的延时和周期等参数并不明确。

图2是本申请实施例提供的一种RISC-V处理器运行监测和行为追踪系统的结构示意图，该嵌入式处理器基于RISC-V架构，通过RISC-V指令集实现运行监测和行为追踪。具体包括内置追踪模块和状态寄存器的嵌入式处理器、保存监测数据帧的外部存储介质、以及对监测数据进行分析的上位机。该处理器和接口模块以及存储模块组成待测主控芯片，处理器核心是由取指译码单元ID/IF、程序寄存器PC、运算单元EX、寄存器组REGS、指令缓存单元、数据缓存单元和内存cache构成的流水线架构。而本方案中则是将黑盒监测细粒度到流水线架构的每个结构单元并进行数据监测和分析。这样可以周期性的对数据和指令进行监测和追踪，让处理器的设计人员将能够准确地查看指令在流水线中执行情况、期间存在的停顿和依赖关系、以及它们持续了多长时间。掌握了这些信息，对实时性和性能要求严格的处理器的设计人员可以进一步优化其设计并获得最大的效率收益。

图3是RISC-V处理器内部数据监测的结构示意图。取指译码模块（ID/IF）320基于程序寄存器（PC）310中存储的指令地址，通过指令缓存单元330读取内存（cache）370中的指令，读取的指令经过ID/IF译码之后在运算单元（EX）340中进行运算，运算结果则放到寄存器组（REGS）350中。之后再根据指令类型进行访存，通过数据缓存单元360读取cache中的数据或者将数据写入cache。

本申请基于上述处理器的这一数据流水处理架构，在处理器内部设置追踪模块380和状态寄存器（CSR）390。在取指译码单元320和程序寄存器310之间设置第一指令地址寄存器391，选取第一指令地址寄存器为第一监测点（A点）。在指令缓存单元330和取指译码单元320之间设置第二指令地址寄存器392，选取第二指令地址寄存器为第二监测点（B点）。在运算单元340和寄存器组350之间设置第三指令地址寄存器393，选取第三指令地址寄存器为第三监测点（C点）。在寄存器组350和数据缓存单元360之间设置第四指令地址寄存器394，选取第四指令地址寄存器为第四监测点。而为了实现对数据追踪的时间进行精准检测，还在处理器内部设置时钟寄存器395，时钟寄存器存储有执行数据追踪时的时间信息，选取处理器内的时钟寄存器为时间监测点，用于上位机分析。

追踪模块380通过引线连接A、B、C、D监测点和时间监测点，同时该追踪模块380还连接状态寄存器390和内存370。状态寄存器390基于RISC-V指令集写入并修改状态寄存器390中的控制指令，从而控制追踪模块380对选取的目标监测点进行数据监测，并生成数据帧。生成的数据帧则送往cache中，通过外接的传输接口送入上位机和/或存储介质中进行后续的数据分析。

本方案中处理器采用流水线对指令进行并行处理，这就意味着在同一时刻，处理器中不同的单元结构处理的指令并不相同，追踪模块通过四个监测点（外加时间信息）获取指令地址，从而实现对处理器处理指令过程的追踪。

此外，本申请中追踪的“数据”不同于传统黑盒数据，本申请追踪或搜集的是指令地址，通过指令地址作为追踪和分析的核心数据有三个好处，第一是为了便于指令对应，因为地址是唯一的，但是指令内容可能重复出现；第二是为了便于获取，因为在流水线处理过程中可以设置若干寄存器，通过将寄存器作为监测点或采集点，可以直接获取到对应的地址内容；第三是为了便于做数据压缩，因为以更细粒度的模式进行分析追踪，及时短时间处理过程也会产生大量用于分析的数据，若对指令产生的数据进行分析会严重拖慢分析效率，而单纯追踪地址则可以更快速的实现监测，且地址的格式相对统一，执行过程存在较强的空间和时间相关性，更方便进行压缩，进一步减小追踪分析的数据量。

追踪模块从四个监测点分别获取不同的地址信息，具体从第一指令地址寄存器（A点）监测的是第一监测数据，为待取指的指令地址；从第二指令地址寄存器（B点）监测的是第二监测数据，为已取指的指令地址；从第三指令地址寄存器（C点）监测的是第三监测数据，为已运算的指令地址；从第四指令地址寄存器（D点）监测的是第四监测数据和第五监测数据，第四监测数据为已访存的指令地址，第五监测数据为已访存的数据地址；从时钟寄存器监测的是当前时刻的时钟周期数据，用于确定数据帧的监测时间。

其中A点获取“待取指的指令地址”，即最新的指令地址。B点获取“已取指的指令地址”，即从cache中读到的指令的地址。同一个指令从A点到B点耗费的时间表示从存储系统读取指令时间。也就说，测量同一指令从A点到B点的时间，可以间接获得读取指令的耗费时间。C点获取“已运算的指令地址”，即经过运算单元计算的指令的地址。测量同一指令从B点到C点的时间，可以间接获得指令运算的耗费时间。D点获取的“已访存的指令地址”和“已访存的数据地址”，前者是完成访存的指令地址，后者是指令执行过程中完成访存的数据地址。测量同一指令从C点到D点的时间，可以间接获得指令访存的耗费时间。其中，D点读取“已访存的数据地址”的原因是，可以间接获取数据缓存中数据的分布情况，进而分析缓存策略。

若以上述所有监测点搜集的监测数据作为一个完整的数据帧（包），那么每个完整精准追踪数据（帧）包都包含时钟周期（时间信息）、A点、B点、C点、D点信息，通过分析这些信息可以精准的知道每一条指令在流水线每一个关键步骤上耗费的时间，能够实现精准追踪。

图4是追踪模块的详细结构图，具体包括搜集单元、缓存单元、预压缩单元和控制单元。其中的控制单元与状态寄存器连接，根据控制指令确定目标监测点和目标监测时钟频率，以及控制搜集单元从选中的目标监测点搜集对应的时钟数据、指令地址和数据地址。可选的，还可以规定指定要监测的点，有选择性的选取其中要关注的点（必须包括时间监测点），例如检测A、C、D和时间监测点。

因为状态寄存器是基于RISC-V指令集控制的，而处理器的监测需要根据实际情况开关以及控制监测频率。为此，本申请在状态寄存器设置有1bit的监测开关位和2bit的监测时钟间隔位。1bit监测开关位用于控制监测和行为追踪的开关，而2bit监测时钟间隔位则用于控制监测时钟频率。

在一种可能的实施方式中，监测开关位0表示关闭监测追踪，1表示开启监测追踪。而2bit的监测时钟间隔位具体可以用00表示1个时钟周期间隔，01表示2个时钟间隔，10表示4个时钟间隔，11表示8个时钟间隔，最多实现8个时钟间隔的数据监测，基本覆盖所有可能处理场景下的分析要求。当然还可以用更多比特位实现其他时钟周期间隔，本申请对此不作限定。

监测开关位和监测时钟间隔位的设置是通过RISC-V指令集中的CSRRS(AtomicRead and Set Bits in CSR)指令或CSRRW(Atomic Read/Write CSR)指令实现的，两者都可以原子性地读写状态寄存器中数据，以此修改监测开关位和监测时钟间隔位，修改控制指令后，控制单元就能够按照设定的要求进行监测控制。

缓存单元与搜集单元连接，缓存从各个目标监测点监测的数据，并根据时钟周期缓存为原始数据帧。缓存单元的存在主要是考虑数据压缩时间，若监测频率过高，为保证预压缩不影响搜集单元传输数据，所以缓存单元应设置为能够保持至少两个原始数据帧的数据。

在一种可能的实施方式中，将原始数据帧的数据包格式按照监测时间数据、A、B、C、D点监测数据的顺序来组成。具体的，将所有地址信息设置为32位，即 A、B、C点都是32bit，D监测点为64bit位（包括32bit的访存指令地址和32bit的已访存数据地址）。而时钟周期数同样用32bit表示，如果主频是500MHz，可以表示长达8秒的数据，对于分析CPU性能是足够了。

如图5示出了上位机接收预压缩数据并还原原始数据帧的数据内容示意图，#1行描述了数据包的信息组成，#2行描述了对应的搜集方式和监测位置，#3行描述了精准追踪数据包的位宽和各个组成部分的位宽，#4行至#8行为举例说明的追踪数据呈现情况。从周期数可以看出，这是五个连续的时钟周期。以0x2000 4018这个指令地址为例，观察这条指令五个周期中的位置，可以精确分析出这条指令在流水线各环节的消耗时间。这里的举例是一个非常理想的情况，仅用于说明精确追踪数据包如何进行监测追踪，实际情况比这个举例复杂，分析结果也更有价值。

预压缩单元连接缓存单元，将缓存的原始数据帧在空间维度上进行预压缩，获得数据帧。参考图5，因为基于同一指令执行过程依次在第一至第四监测点和时间监测点上被采集，且指令产生的地址信息呈现空间连续性分布的特性，也就是存在空间相关性。也正是基于此，本申请对采集的原始数据帧进一步预压缩，提高数据监测和传输效率。

图6示出了一种可能的预压缩单元的结构图，该预压缩单元至少包括三个32位的减法器，即第一减法器、第二减法器和第三减法器，预压缩前的原始数据帧是按照时间数据、A点数据、C点数据、D点指令地址和数据地址排列的。

第一减法器输入第一监测数据（A点数据）和第二监测数据（B点数据），输出第二差值数据（Dab）；

第二减法器输入第一监测数据（A点数据）和第三监测数据（C点数据），输出第三差值数据（Dac）；

第三减法器输入第一监测数据（A点数据）和第四监测数据（D点指令地址数据），输出第四差值数据（Dad）；

预压缩过程中数据地址取决于数据存放地址，与执行指令地址无关，相对不具有空间相关性，所以预压缩过程不参与运算，时间信息同样不参与运算。预压缩后的数据帧位宽具体取决于指令地址，当一定远小于原始数据帧的192比特。压缩后的数据包通过cache以及cache的传输接口发送到上位机和/或存储介质中。

上述步骤实现了精准追踪数据包的空间相关性压缩，其数据量大小相对于为压缩前已大幅减少。图7则示出了另一种RISC-V处理器内部数据监测的结构示意图，该图相较于图3额外增加了压缩模块，压缩模块区别于预压缩单元，因为同一帧的指令地址之间存在空间相关性，因而采用减法器作差来进行压缩，而预压缩后的数据帧是基于时间周期的数据，相邻时钟周期之间的数据则具有时间相关性，这里的时间相关性是指同一类的信息在连续精准追踪数据帧中的地址信息连续相关。因为执行某一功能需要若干指令，且指令通常是连续性存储的，这样对于在时间尺度上同一监测点上产生的地址信息就体现出取地址时的时间相关性。

所以此处的压缩模块可以接收至少两帧预压缩后获得的数据帧，将两个相邻帧在时间维度上进行压缩，获得帧间差值数据，并将帧间差值数据和至少一个数据帧送入内存中。当然，此处的压缩模块可以继续采用3个减法器，计算两帧数据中各点信息的差值，得到帧间差值数据。进一步的，将帧间差值数据和至少一个数据帧送入cache中，然后在上位机显示和/或在存储介质中保存。

如图8所示，在一种可能的实施方式中，考虑到时间相关性的分布特点并和预压缩单元作区分，时间相关性以时钟信息、A点信息和D点数据地址信息为参考标准，三个减法器分别计算上一帧（第n帧）和当前帧（第n+1帧）同位置数据差，与预压缩单元形成互补，实现各监测点的空间或时间相关性压缩，得到帧间差值数据。而对于不同帧之间BC点和D点指令地址信息可以保留第n帧或第n+1帧数据的数据，并发送计算后的帧间差值数据到上位机分析，该步骤大幅降低数据量并提高数据分析效率。

以上对本发明的较佳实施例进行了描述；需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容；因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种RISC-V处理器运行监测和行为追踪系统，处理器内包括由取指译码单元、程序寄存器、运算单元、寄存器组、指令缓存单元、数据缓存单元和内存构成的流水线架构，所述指令缓存单元和所述数据缓存单元分别与所述内存连接；其特征在于，系统包括内置追踪模块和状态寄存器的处理器、保存监测数据帧的存储介质、对监测数据进行分析的上位机；所述处理器通过传输接口连接所述存储介质和所述上位机；

在所述取指译码单元和所述程序寄存器之间设置第一指令地址寄存器，选取为第一监测点；在所述指令缓存单元和所述取指译码单元之间设置第二指令地址寄存器，选取为第二监测点；在所述运算单元和所述寄存器组之间设置第三指令地址寄存器，选取为第三监测点；在所述寄存器组和所述数据缓存单元之间设置第四指令地址寄存器，选取为第四监测点；选取所述处理器内的时钟寄存器为时间监测点；

所述追踪模块连接所述状态寄存器和所述内存，所述状态寄存器基于RISC-V指令集修改控制指令，控制所述追踪模块对选取的目标监测点进行数据监测，并生成所述数据帧；所述内存接收所述数据帧，通过外接的传输接口送入所述上位机和/或所述存储介质。

2.根据权利要求1所述的RISC-V处理器运行监测和行为追踪系统，其特征在于，所述追踪模块从所述第一指令地址寄存器监测的是第一监测数据，为待取指的指令地址；

从所述第二指令地址寄存器监测的是第二监测数据，为已取指的指令地址；

从所述第三指令地址寄存器监测的是第三监测数据，为已运算的指令地址；

从所述第四指令地址寄存器监测的是第四监测数据和第五监测数据，所述第四监测数据为已访存的指令地址，所述第五监测数据为已访存的数据地址；

从所述时钟寄存器监测的是当前时刻的时钟周期数据，用于确定所述数据帧的监测时间。

3.根据权利要求2所述的RISC-V处理器运行监测和行为追踪系统，其特征在于， 所述追踪模块包括数据搜集单元、控制单元、缓存单元和预压缩单元；

所述控制单元与所述状态寄存器连接，根据控制指令确定目标监测点和目标监测时钟频率，控制所述搜集单元从选中的目标监测点搜集对应的时钟数据、指令地址和数据地址；

所述缓存单元与所述搜集单元连接，缓存从各个目标监测点监测的数据，并根据时钟周期缓存为原始数据帧；

所述预压缩单元连接所述缓存单元，将缓存的所述原始数据帧在空间维度上进行预压缩，获得所述数据帧；其中基于同一指令执行过程依次在第一至第四监测点和时间监测点上被采集，且指令产生的地址信息呈现空间连续性分布。

4.根据权利要求3所述的RISC-V处理器运行监测和行为追踪系统，其特征在于，所述原始数据帧按照监测时间数据、第一至第五监测数据的顺序组成，且监测时间数据、第一至第五监测数据的位宽均为32bit，组成的所述原始数据帧位宽为192bit。

5.根据权利要求3所述的RISC-V处理器运行监测和行为追踪系统，其特征在于，所述预压缩单元至少包括第一减法器、第二减法器和第三减法器；

所述第一减法器输入所述第一监测数据和所述第二监测数据，输出第二差值数据；

所述第二减法器输入所述第一监测数据和所述第三监测数据，输出第三差值数据；

所述第三减法器输入所述第一监测数据和所述第四监测数据，输出第四差值数据；

所述时钟周期数据、所述第一监测数据、所述第二差值数据、所述第三差值数据和所述第五监测数据顺序排列组成所述数据帧。

6.根据权利要求3所述的RISC-V处理器运行监测和行为追踪系统，其特征在于，在所述内存和所述追踪模块之间还设置有压缩模块，所述压缩模块接收至少两帧预压缩后获得的数据帧，将两个相邻帧在时间维度上进行压缩，获得帧间差值数据，并将所述帧间差值数据和至少一个数据帧送入所述内存中；其中在同一监测点上产生的地址信息在时间上呈现相关性分布。

7.根据权利要求1-6任一所述的RISC-V处理器运行监测和行为追踪系统，其特征在于，状态寄存器设置有1bit的监测开关位和2bit的监测时钟间隔位；

所述监测开关位用于控制监测和行为追踪的开关，所述监测时钟间隔位用于控制监测时钟频率；所述状态寄存器基于RISC-V指令集中的CSRRS指令或CSRRW指令修改所述监测开关位和所述监测时钟间隔位的数据，对所述追踪模块进行监测控制。

8.根据权利要求7所述的RISC-V处理器运行监测和行为追踪系统，其特征在于，通过CSRRS指令或CSRRW指令设置的监测时钟间隔为1个时钟间隔、2个时钟间隔、4个时钟间隔或8个时钟间隔。