CN116627857A - 一种处理器核外缓存模型及模拟方法 - Google Patents
一种处理器核外缓存模型及模拟方法 Download PDFInfo
- Publication number
- CN116627857A CN116627857A CN202310602633.9A CN202310602633A CN116627857A CN 116627857 A CN116627857 A CN 116627857A CN 202310602633 A CN202310602633 A CN 202310602633A CN 116627857 A CN116627857 A CN 116627857A
- Authority
- CN
- China
- Prior art keywords
- data
- event
- module
- read
- cache
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 75
- 238000004088 simulation Methods 0.000 title abstract description 56
- 238000012545 processing Methods 0.000 claims abstract description 335
- 238000001514 detection method Methods 0.000 claims abstract description 78
- 230000004044 response Effects 0.000 claims description 44
- 230000005540 biological transmission Effects 0.000 claims description 13
- 238000012423 maintenance Methods 0.000 abstract description 4
- 238000013461 design Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- 238000012546 transfer Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 238000012938 design process Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001693 membrane extraction with a sorbent interface Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
本申请属于处理器技术领域，公开了一种处理器核外缓存模型及模拟方法，该模型包括：请求接口模块，用于将读取请求和写入请求分别转换为读取事件和写入事件以及根据模式配置信息修改请求接口时序；数据缓存模块，用于将读取数据发送给读取处理模块以及根据模式配置信息修改数据缓存模块的容量；读取处理模块，用于基于模式配置信息和命中检测模块的读取命中结果获取读取数据；写入处理模块，用于基于模式配置信息和写入命中结果，根据写入事件或写入数据更新数据缓存模块；总线请求处理模块，用于获取读取数据和写入数据和根据模式配置信息修改总线接口时序。本申请可通用于多种缓存的应用场景，减少对多个缓存模型的维护和移植难度。
Description
技术领域
本申请涉及处理器技术领域，尤其涉及一种处理器核外缓存模型及模拟方法。
背景技术
在处理器系统设计过程中，往往会对某一级或某几级缓存进行建模，以减少模块设计过程之间的耦合，提高各子系统的设计并行度。但不同级的缓存往往需要单独进行开发，如在验证多级缓存时，需要一对一地开发多个模型，不仅需要设计人员花费大量时间和精力，还容易导致缓存模型不一致的问题，多个对应不同级的缓存模型也增加了对缓存模型的移植和维护难度。
发明内容
本申请提供了一种处理器核外缓存模型及模拟方法，其中，该缓存模型可通用于多种缓存的应用场景，减少了对多个缓存模型的维护和移植难度。
第一方面，本申请实施例提供了一种处理器核外缓存模型，该模型包括：请求接口模块、读取处理模块、写入处理模块、命中检测模块、数据缓存模块和总线请求处理模块；
请求接口模块用于根据请求接口时序接收读取请求和写入请求，将读取请求转换为读取事件发给读取处理模块，将写入请求转换为写入事件发给写入处理模块；
请求接口模块还用于根据模式配置信息修改请求接口时序；
数据缓存模块用于将读取事件对应的读取数据发送给读取处理模块；
数据缓存模块还用于根据模式配置信息修改数据缓存模块的容量；
读取处理模块用于通过命中检测模块获取读取事件的读取命中结果，并基于模式配置信息和读取命中结果获取读取数据；
写入处理模块用于通过命中检测模块获取写入事件的写入命中结果，并基于模式配置信息和写入命中结果，根据写入事件或写入数据更新数据缓存模块；
总线请求处理模块用于基于总线接口时序获取读取数据并发送至读取处理模块，基于总线接口时序获取写入数据并发送至写入处理模块；
总线请求处理模块还用于根据模式配置信息修改总线接口时序。
进一步的，该模型还包括读取队列模块和写入队列模块；读取队列模块用于接收读取事件，写入队列模块用于接收写入事件；
读取队列模块还用于对各读取事件与写入队列模块中的各写入事件做冲突检测，将无冲突的读取事件发送至读取处理模块；写入队列模块还用于对各写入事件与读取队列模块中的各读取事件做冲突检测，将无冲突的写入事件发送至写入处理模块；
读取处理模块还用于在获取读取数据后，将其发送给读取队列模块。
上述实施例保证了发送给读取/写入处理模块的各个请求事件是无冲突、无依赖的，避免了读取/写入处理模块因地址冲突等原因需要排队处理接收到的各请求事件的情况，从而避免了因请求事件冲突、排队处理造成的延时。
进一步的，命中检测模块和总线请求处理模块还用于在模式配置信息为无缓存信息时进入屏蔽状态；读取处理模块用于在模式配置信息为无缓存信息时，获取数据缓存模块中的读取数据；写入处理模块用于在模式配置信息为无缓存信息时，根据写入事件更新数据缓存模块。
上述实施例令本申请的缓存模型实现了无缓存模式下对读取请求和写入请求的处理。
进一步的，读取处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，若读取事件为命中，则获取数据缓存模块中的读取数据；若读取事件为未命中，则通过总线请求处理模块获取读取数据；写入处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，若写入事件为命中，则根据写入事件更新数据缓存模块；若写入事件为未命中，则通过总线请求处理模块获取写入数据，并根据写入数据更新数据缓存模块。
上述实施例令本申请的缓存模型实现了L2和L3模式下对读取请求和写入请求的处理。
进一步的，该模型还包括访存记录模块；
读取处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，在获取读取数据后根据读取数据更新访存记录模块；
写入处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，在根据写入事件或写入数据更新数据缓存模块后，根据写入事件或写入数据更新访存记录模块。
上述实施例通过设置访存记录模块，通过其中记录的访存记录数据可以读取处理模块和写入处理模块快速准确地选择出最优的替换数据。
进一步的，该模型还包括替换处理模块；
读取处理模块或写入处理模块还用于在读取事件或写入事件未命中时，通过访存记录模块得到替换数据并发送给替换处理模块；替换处理模块用于将替换数据写出该模型。
上述实施例替换处理模块的设置实现了在请求未命中、获取新数据时的数据替换操作，避免了未被分配的缓存行被用完时，未命中后的缓存处理流程出错，同时通过访存记录模块确定替换数据保证了替换数据选择的最优。
进一步的，替换处理模块还用于根据替换数据生成替换写请求并发送给总线请求处理模块，并在接收到总线应答时写出替换数据；总线请求处理模块还用于将替换写请求转换为总线写请求并发送给总线；以及将接收到的总线应答发送给替换处理模块。
上述实施例在产生替换数据后，通过总线发出总线写请求，在确定该替换数据可以被写出后产生总线应答，避免了访存记录模块产生的替换数据不合适的情况。
进一步的，写入处理模块还用于在根据写入数据更新数据缓存模块后，根据写入数据更新命中检测模块；读取处理模块还用于在通过总线请求处理模块获取读取数据后，根据读取数据更新数据缓存模块和命中检测模块。
上述实施例通过在从总线获取数据后，对命中检测模块的更新，保证了命中检测模块和数据缓存模块的实时对应，确保了后续相同请求的命中。
进一步的，该模型还包括窥探处理模块和窥探队列模块；
当模式配置信息为二级缓存信息或三级缓存信息时：总线请求处理模块还用于接收窥探请求，并将窥探请求转换为窥探事件发送给窥探队列模块；
窥探队列模块用于将各窥探事件与各读取事件、各写入事件进行冲突检测，得到无冲突的窥探事件并将其发送给窥探处理模块；窥探处理模块用于通过命中检测模块获取窥探事件的命中结果，根据命中结果生成窥探应答并发送至总线请求处理模块。
上述实施例考虑到了多核处理器中，可能接收到的来自其他缓存的窥探请求，实现了在二级缓存和三级缓存的模式下对窥探请求的处理，令本申请能够应用于多核、多缓存的应用场景。
进一步的，窥探处理模块还用于在窥探事件为数据窥探事件且窥探事件命中时，获取数据缓存模块中窥探事件对应的窥探数据；窥探处理模块生成的窥探应答中包括窥探数据。
上述实施例在窥探请求是需要数据的请求时，若其命中，则将其请求的数据一同发送给窥探请求方，实现了对数据请求类型的窥探请求的处理。
进一步的，读取处理模块、写入处理模块、命中检测模块、数据缓存模块、总线请求处理模块、读取队列模块、写入队列模块、访存记录模块、替换处理模块、窥探队列模块、窥探处理模块之间均采用事件信息的形式进行数据传输。
上述实施例令除了请求接口模块和总线请求处理模块这两个缓存模型用来对接外部上下层模块的结构，其他模块都是基于事件信息的形式进行数据的传输，使得本申请的缓存模型在不同模式下无需修改内部模块的数据处理逻辑，从而有利于降低模型复杂度。
进一步的，数据缓存模块包括缓存索引深度值、缓存行参数和缓存相关联度；缓存行参数和缓存索引深度、缓存组相关联度共同决定数据缓存模块的容量。
上述实施例通过模型中3个可调节的参数的设置，令本申请的模型可以支持不同的缓存行大小配置、不同的缓存组相联配置，增加了本申请的可应用场景、提高了适用性。
第二方面，本申请实施例提供了一种处理器核外缓存模拟方法，该方法包括：
步骤S1，接收模式配置信息，并根据模式配置信息确定缓存数据的大小、请求接口时序和总线接口时序；根据请求接口时序接收读取请求和写入请求；
步骤S2，将读取请求转换为读取事件，将写入请求转换为写入事件；
步骤S3，基于模式配置信息和总线接口时序处理读取事件和写入事件。
上述实施例提供的一种处理器核外缓存模拟方法，通过模式配置信息确定缓存数据的大小、请求接口时序和总线接口时序，实现了多种应用场景下对不同数据的接收、处理；其次，将接收到的读取请求和写入请求均转换为事件进行处理，实现了在请求的信息时序不同时，本申请的模拟方法中对事件的处理逻辑无需发生改变，且事件信息的传递本身不耗时，使得该方法可模拟的延时范围更广；本申请提供的方法可以通过更改模式配置信息模拟多种应用场景下的缓存功能，无需针对每一种缓存单独开发一套模拟方法，大大减少了设计人员花费的精力与时间。
进一步的，上述基于模式配置信息和总线接口时序处理读取事件和写入事件，包括：
在模式配置信息为无缓存信息时，根据读取事件获取缓存数据中的读取数据；根据写入事件更新缓存数据。
上述实施例在无缓存信息时，直接执行读取/写入事件，无需对其进行命中检测，实现了对无缓存模式下的缓存功能的模拟。
进一步的，上述基于模式配置信息和总线接口时序处理读取事件和写入事件，包括：
在模式配置信息为二级缓存信息或三级缓存信息时：
根据命中地址数据检测读取事件是否命中；若命中，则获取缓存数据中的读取数据；若未命中，则基于总线接口时序获取读取数据；
根据命中地址数据检测写入事件是否命中；
若命中，则根据写入事件更新缓存数据；若未命中，则基于总线接口时序获取写入数据，并根据写入数据更新缓存数据。
上述实施例在二级/三级缓存信息时，在对读取/写入事件进行命中检测后，基于命中检测的结果执行读取/写入事件，实现了对二级/三级缓存模式下的缓存功能的模拟。
进一步的，该方法还包括：
在执行完步骤S2后，将各读取事件与各写入事件进行冲突检测，得到无冲突的读取事件和无冲突的写入事件；基于无冲突的读取事件和无冲突的写入事件执行步骤S3。
上述实施例保证了执行命中检测的请求事件是无冲突、无依赖的，避免了因事件之间地址冲突等原因需要排队处理接收到的各请求事件的情况，从而避免了因冲突、排队造成的延时。
进一步的，该方法还包括：
在获取读取数据后，根据读取数据更新访存记录数据；
在根据写入事件或写入数据更新缓存数据后，根据写入事件或写入数据更新访存记录数据。
上述实施例通过访存记录数据可以在缓存未命中时快速准确地选择出最优的替换数据。
进一步的，该方法还包括：
在读取事件或写入事件未命中时，根据访存记录数据得到替换数据，并将替换数据写出。
上述实施例替换处理模块的设置实现了在请求未命中、获取新数据时的数据替换操作，避免了未被分配的缓存行被用完时，未命中后的缓存处理流程出错，同时根据访存记录数据确定替换数据保证了替换数据选择的最优。
进一步的，该方法还包括：
根据替换数据生成替换写请求，将替换写请求转换为总线写请求；
在接收到总线应答后，将替换数据写出处理器核外缓存模型。
上述实施例在产生替换数据后，发出总线写请求，在确定该替换数据可以被写出后产生总线应答，避免了根据访存记录数据产生的替换数据不合适的情况。
进一步的，该方法还包括：
在根据写入数据更新缓存数据后，根据写入数据更新命中地址数据；在基于总线接口时序获取读取事件对应的读取数据后，根据读取数据更新缓存数据和命中地址数据。
上述实施例通过在基于总线接口时序获取数据后，对命中检测模块的更新，保证了命中地址数据和缓存数据的实时对应，确保了后续相同请求的命中。
进一步的，该方法还包括：
在模式配置信息为二级缓存信息或三级缓存信息时，接收窥探请求；将窥探请求转换为窥探事件，将各窥探事件与各读取事件、各写入事件进行冲突检测，得到无冲突的窥探事件；
根据命中地址数据检测无冲突的窥探事件是否命中；
根据窥探事件的命中结果生成窥探应答。
上述实施例考虑到了可能接收到来自其他缓存的窥探请求的情况，实现了在二级缓存和三级缓存的模式下对窥探请求的处理，令该方法能够模拟多核、多缓存的应用场景。
进一步的，该方法还包括：若窥探事件为数据窥探事件，则在窥探事件命中后，获取缓存数据中窥探事件对应的窥探数据，并根据窥探数据和命中结果生成窥探应答。
上述实施例在窥探请求是需要数据的请求时，若其命中，则将其请求的数据一同发送给窥探请求方，实现了对数据请求类型的窥探请求的处理。
进一步的，该方法还包括：
通过调节缓存行参数、缓存索引深度和缓存组相关联度的大小来控制缓存数据的大小。
上述实施例通过调节3个参数，令该模拟方法可以模拟不同的缓存行大小配置、不同的缓存组相联配置下的缓存功能，提高了本申请的适用性。
综上，与现有技术相比，本申请实施例提供的技术方案带来的有益效果至少包括：
本申请实施例提供的一种处理器核外缓存模型，通过请求接口模块接收读取请求和写入请求，通过读取处理模块、写入处理模块、命中检测模块、数据缓存模块和总线请求处理模块实现对读取请求和写入请求的处理，从而实现了缓存对处理器请求的处理功能。
其中，令请求接口模块根据模式配置信息修改接口时序、数据缓存模块根据模式配置信息修改容量、总线请求处理模块根据模式配置信息修改总线接口时序，即在更换应用场景、更换模式时，仅需通过模式配置信息修改便可实现与不同的上下级模块连接和数据传输，以及数据缓存模块容量的变化，从而使得本申请的模型可以作为任意级的缓存接入处理器中。
同时本申请通过请求接口模块将接收到的请求均转换为事件再向后传递，即在模型的应用场景不同、接收到的请求信息不同时，模型内部仍为事件传递逻辑，无需因上级模块的变化而更改模型内部各模块之间的数据处理逻辑；其次，通过本身不耗时的事件进行传递，可以控制的延时范围更广，有助于对处理器系统的快速设计与开发。
本申请可通用于多种缓存的应用场景，解决了对不同缓存一对一开发导致的花费大量人力与时间、模型不一致问题，减少了对多个缓存模型的维护和移植难度。
附图说明
图1为本申请一个实施例提供的一种处理器核外缓存模型的结构图。
图2为本申请又一个实施例提供的一种处理器核外缓存模型的结构图。
图3为本申请一个实施例提供的无缓存信息下一种处理器核外缓存模型的结构图。
图4为本申请一个实施例提供的无缓存信息下缓存模型中执行读取请求的流程图。
图5为本申请一个实施例提供的无缓存信息下缓存模型中执行写入请求的流程图。
图6为本申请一个实施例提供的二级/三级缓存信息下一种处理器核外缓存模型的结构图。
图7为本申请一个实施例提供的二级/三级缓存信息下缓存模型中执行读取请求的流程图。
图8为本申请一个实施例提供的二级/三级缓存信息下缓存模型中执行写入请求的流程图。
图9为本申请一个实施例提供的二级/三级缓存信息下缓存模型中执行窥探请求的流程图。
图10为本申请一个实施例提供的一种处理器核外缓存模拟方法的流程图。
图11为本申请一个实施例提供的无缓存模式下模拟读取请求处理步骤的流程图。
图12为本申请一个实施例提供的无缓存模式下模拟写入请求处理步骤的流程图。
图13为本申请一个实施例提供的二级/三级缓存模式下模拟处理读取请求的流程图。
图14为本申请一个实施例提供的二级/三级缓存模式下模拟处理写入请求的流程图。
图15为本申请一个实施例提供的二级/三级缓存模式下模拟处理窥探请求的流程图。
图16为本申请一个实施例提供的无缓存信息下带有各模块间数据传输流向的一种处理器核外缓存模型的结构图。
图17为本申请一个实施例提供的二级/三级缓存信息下带有各模块间数据传输流向的一种处理器核外缓存模型的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参见图1，本申请实施例提供了一种处理器核外缓存模型，该模型包括：请求接口模块、读取处理模块、写入处理模块、命中检测模块、数据缓存模块和总线请求处理模块。
请求接口模块用于根据请求接口时序接收读取请求和写入请求，将读取请求转换为读取事件发给读取处理模块，将写入请求转换为写入事件发给写入处理模块。
请求接口模块还用于根据模式配置信息修改请求接口时序。
数据缓存模块用于将读取事件对应的读取数据发送给读取处理模块。
数据缓存模块还用于根据模式配置信息修改数据缓存模块的容量。
读取处理模块用于通过命中检测模块获取读取事件的读取命中结果，并基于模式配置信息和读取命中结果获取读取数据。
写入处理模块用于通过命中检测模块获取写入事件的写入命中结果，并基于模式配置信息和写入命中结果，根据写入事件或写入数据更新数据缓存模块。
总线请求处理模块用于基于总线接口时序获取读取数据并发送至读取处理模块，基于总线接口时序获取写入数据并发送至写入处理模块。
总线请求处理模块还用于根据模式配置信息修改总线接口时序。
请求接口模块即Load/Store Interface Unit，请求接口模块会将Core(处理器核)接口上的Load(读取)、Store(写入)等请求的时序信息转化为事件(event)。
当Model(模型)上层模块发生变化，即该模型的应用场景、工作模式变化时，会导致请求接口时序发生变化，请求接口模块中的事件转换逻辑需要相应修改。
具体地，请求接口模块收到Core下发的Load或Store请求后，由于Core的可能存在接口信号的pipeline(流水线)(即不同的信号可能不在同一拍有效，而是存在固定的延时)，因此会根据接口信号的pipeline时序，即请求接口时序来进行接收并生成事件。
对于Load请求，会从Core接收到请求的有效指示、线程号(thread ID)、传输请求类型(Transfer Type)、请求地址等。对于Store请求，会从Core接收到请求的有效指示、线程号(thread ID)、传输请求类型(Transfer Type)、请求地址、有效字节指示(ByteEnables)、数据(Store Data)等。在按照Core设计中的pipeline收集到一笔请求的所有信息后，发送请求接口模块。Transaction(事务)是事件传递，本身不占用仿真时间。
请求接口模块的设计难点是Core接口pipeline行为和Transaction之间的转换。
读取处理模块即Load Unit，写入处理模块即Store Unit，读取处理模块收到读取事件后，会根据其地址的高位访问Directory，获得该笔请求的缓存命中情况，即读取命中结果；写入处理模块收到写入事件后，会根据其地址的高位访问Directory，获得该笔请求的缓存命中情况，即写入命中结果；Directory为命中检测模块，Directory会存储缓存数据的地址高位(tag)和状态信息，即命中地址数据，包括缓存地址的有效标记(Valid Bit)、cacheline状态(State)、(inclusive状态，如果为inclusive L2，L1的缓存内容包含与L2)、ECC等。
通过配置读取处理模块的乱序执行状态机数量LOAD_UNIT_FSM_NUM的值，可以改变缓存模型的并行处理能力，LOAD_UNIT_FSM_NUM越大，缓存模型同时可以处理的不同地址的读取请求越多。通过配置写入处理模块的乱序执行状态机数量STORE_UNIT_FSM_NUM的值，可以改变缓存模型的并行处理能力，STORE_UNIT_FSM_NUM越大，缓存模型同时可以处理的对不同地址的写入请求越多。
通过配置读取处理模块的Transaction传递延迟LOAD_UNIT_TRANS_DELAY的值，可改变缓存模型的读请求响应延时，LOAD_QUEUE_TRANS_DELAY越大，读延迟越大，缓存模型的性能越低。通过配置写入处理模块的Transaction传递延迟STORE_UNIT_TRANS_DELAY的值，可以改变缓存模型的写请求响应延时，STORE_QUEUE_TRANS_DELAY越大，写延迟越大，可以反映出缓存模型的性能越低。
数据缓存模块，即Cache Memory，存储缓存数据，在L2和L3模式下该模块为多维数组结构。以512KB缓存大小，64Byte缓存行大小为例，根据地址进行划分，可以有index(地址15:7)、bank(地址6)、8-byte double word(地址5:3)三个维度。在无缓存模式下该存储为关联数组结构，即对完整的地址空间进行存储，而非其他模式中对地址空间进行哈希。
其中，无缓存模式也可称为全内存模式，英文名称为Full Memory。
总线请求处理模块，即Fabric Unit，收到读取/写入处理模块发送的请求后，会发出总线的读请求，同时也会将来自总线的窥探请求转换成窥探队列模块和窥探处理模块可以处理的事件。总线请求处理模块还会将总线的响应/应答转换为事件信息反馈给读取/写入/替换处理模块。总线请求处理模块的设计难点是总线接口的cycle base行为与事件信息之间的转换。
当Model下层模块发生变化，即该模型的应用场景、工作模式变化时，会导致总线接口时序发生变化，此时总线请求处理模块中的事件转换逻辑需要相应修改。
通过配置总线接口数据位宽DATA_WIDTH的值，可以决定总线请求处理模块的总线接口在对缓存行进行序列化时需要经过的拍数(例如缓存行大小为64B，DATA_WIDTH＝256b，则传输一笔缓存行需要两拍)。通过配置总线接口地址位宽ADDR_WIDTH的值，可以适配当前Core会下发的读取/写入请求的地址空间。通过配置总线接口ID位宽ID_WIDTH的值，可以决定当前模式下缓存模型的总线接口可以处理的最大乱序能力。
其中，模式配置信息由全局变量字符串MODE控制。
上述实施例提供的一种处理器核外缓存模型，通过请求接口模块接收读取请求和写入请求，通过读取处理模块、写入处理模块、命中检测模块、数据缓存模块和总线请求处理模块实现对读取请求和写入请求的处理，从而实现了缓存对处理器请求的处理功能。
其中，令请求接口模块根据模式配置信息修改接口时序、数据缓存模块根据模式配置信息修改容量、总线请求处理模块根据模式配置信息修改总线接口时序，即在更换应用场景、更换模式时，仅需通过模式配置信息修改便可实现与不同的上下级模块连接和数据传输，以及数据缓存模块容量的变化，从而使得本申请的模型可以作为任意级的缓存接入处理器中。
同时本申请通过请求接口模块将接收到的请求均转换为事件再向后传递，即在模型的应用场景不同、接收到的请求信息不同时，模型内部仍为事件传递逻辑，无需因上级模块的变化而更改模型内部各模块之间的数据处理逻辑；其次，通过本身不耗时的事件进行传递，可以控制的延时范围更广，有助于对处理器系统的快速设计与开发。
本申请可通用于多种缓存的应用场景，解决了对不同缓存一对一开发导致的花费大量人力与时间、模型不一致问题，减少了对多个缓存模型的维护和移植难度。
请参见图2，在一些实施例中，该模型还包括读取队列模块和写入队列模块；读取队列模块用于接收读取事件，写入队列模块用于接收写入事件。
读取队列模块还用于对各读取事件与写入队列模块中的各写入事件做冲突检测，将无冲突的读取事件发送至读取处理模块；写入队列模块还用于对各写入事件与读取队列模块中的各读取事件做冲突检测，将无冲突的写入事件发送至写入处理模块。
读取处理模块还用于在获取读取数据后，将其发送给读取队列模块。
其中，读取队列模块即Load Queue，写入队列模块即Store Queue，请求接口模块以Transaction的形式将各个请求Transaction打包传输给读取/写入队列模块。
读取队列模块会为每个收到的读取事件分配一个位置(entry)，如果某个entry可以被下发(即没有与其它正在处理的读取事件存在地址冲突，也没有与其它正在处理的写入事件存在地址冲突)，那么会向读取处理模块发送读取事件。读取队列模块起到了暂存Core的下发请求的作用。读取队列模块的设计难点是地址冲突的检测。
写入队列模块会为每个收到的写入事件分配一个位置，如果某个entry可以被下发(即没有与其它正在处理的写入事件存在地址冲突，也没有与其它正在处理的读取事件存在地址冲突)，那么会向写入处理模块发送写入事件。写入队列模块起到了暂存Core的下发请求的作用。写入队列模块的设计难点是地址冲突的检测。
具体地，读取/写入队列模块之间可以根据地址、访存类型、特殊标识符等做冲突检测(collision check，比如某个地址的读取事件即将被发送到读取处理模块时，发现有一个同地址的Store操作正在处理)和依赖检测(dependency check，比如某个线程的barrier(内存屏障)Store即将被发送到写入处理模块时，发现有同一个线程的普通Store还未被发送到写入处理模块或已被发送到写入处理模块但是还未做完；或某个线程的Store即将被发送到写入处理模块时，发现有同一个线程的barrier Store还未做完)，在冲突或依赖解决后，从读取/写入队列模块中轮询选出的Transaction会传送到读取/写入处理模块。
读取/写入处理模块中的操作完成后，读取/写入队列模块中的Transaction会被删除。
通过配置读取队列模块的Entry数LOAD_QUEUE_DEPTH的值，可以改变缓存模型的读取请求乱序处理能力，LOAD_QUEUE_DEPTH越大，缓存模型同时可处理的对不同地址的读取请求越多。通过配置读取队列模块的Transaction传递延迟LOAD_QUEUE_TRANS_DELAY的值，可改变资源竞争的剧烈程度(在实际缓存模型硬件设计时会存在Bank Conflict(存储体冲突)、Address Conflict(地址冲突)、Arbitration Conflict(仲裁资源冲突)等情况)，LOAD_QUEUE_TRANS_DELAY越大，表明缓存模型的资源竞争越剧烈。
通过配置写入队列模块的Entry数STORE_QUEUE_DEPTH的值，可以改变缓存模型的写入请求乱序处理能力，STORE_QUEUE_DEPTH越大，缓存模型同时可处理的对不同地址的写入请求越多。通过配置写入队列模块的Transaction传递延迟STORE_QUEUE_TRANS_DELAY的值，可以改变资源竞争的剧烈程度(这是因为在实际硬件设计时会存在Bank Conflict、Address Conflict、Arbitration Conflict等情况)，STORE_QUEUE_TRANS_DELAY越大，表明缓存模型的资源竞争越剧烈。
上述实施例保证了发送给读取/写入处理模块的各个请求事件是无冲突、无依赖的，避免了读取/写入处理模块因地址冲突等原因需要排队处理接收到的各请求事件的情况，从而避免了因请求事件冲突、排队处理造成的延时。
请参见图3、图4、图6和图7，在一些实施例中，命中检测模块和总线请求处理模块还用于在模式配置信息为无缓存信息时进入屏蔽状态。
读取处理模块用于在模式配置信息为无缓存信息时，获取数据缓存模块中的读取数据；写入处理模块用于在模式配置信息为无缓存信息时，根据写入事件更新数据缓存模块。
其中，当MODE＝"ram_model"，即无缓存信息时，模型工作在无缓存模式时，数据缓存模块变为直接映射的Associative Memory(关联数组)，此时读取/写入处理模块会直接对Associative Memory中的关联数组进行操作，无需先访问命中检测模块查询缓存行命中情况。当MODE＝"cache_l2"，即二级缓存信息时，模型工作在L2模式，会相应影响请求接口模块、总线请求处理模块和数据缓存模块。当MODE＝"cache_l3"时模型工作在L3模式，会相应影响请求接口模块、总线请求处理模块和数据缓存模块。
具体地，在无缓存模式下，读取处理模块收到读取队列模块发来的读取事件后，会根据请求地址访问Associative Memory，获得该地址的值。在L2或L3模式下，读取处理模块收到读取队列模块发来的读取事件后，会根据请求地址的高位访问命中检测模块，获得该笔请求的缓存命中情况。如果缓存命中，则将命中的读取数据通过Transaction的形式传递到读取队列模块中的Entry中。如果未命中，则向总线请求处理模块发出读请求获取读取数据，读请求的Transaction中会包括当前的请求地址、线程号、请求类型等。
上述实施例令本申请的缓存模型实现了无缓存模式下对读取请求和写入请求的处理。
请参见图3、图5、图6和图8，在一些实施例中，读取处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，若读取事件为命中，则获取数据缓存模块中的读取数据；若读取事件为未命中，则通过总线请求处理模块获取读取数据。
写入处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，若写入事件为命中，则根据写入事件更新数据缓存模块；若写入事件为未命中，则通过总线请求处理模块获取写入数据，并根据写入数据更新数据缓存模块。
在无缓存模式下，写入处理模块收到写入队列模块发来的写入事件后，无需访问命中检测模块获取写入命中结果，而是直接根据请求地址写入Associative Memory。
在L2或L3模式下，写入处理模块收到写入队列模块发来的写入事件后，会根据当前地址的高位访问命中检测模块，获得该笔请求的缓存命中情况。如果缓存命中，则写入事件会写入数据缓存模块。如果缓存未命中，则向总线发送读请求(如果为Allocate L2/如果为Store through L2)。如果为Allocate L2，从总线收到写入数据以后会进行缓存数据的更新。
上述实施例令本申请的缓存模型实现了L2和L3模式下对读取请求和写入请求的处理。
请参见图6-图8，在一些实施例中，该模型还包括访存记录模块。
读取处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，在获取读取数据后根据读取数据更新访存记录模块；
写入处理模块还用于在模式配置信息为二级缓存信息或三级缓存信息时，在根据写入事件或写入数据更新数据缓存模块后，根据写入事件或写入数据更新访存记录模块。
其中，访存记录模块用于在模式配置信息为无缓存信息时进入屏蔽状态。
具体地，读取处理模块收到读取队列模块发来的读取事件后，获得该笔请求的缓存命中情况。不论是否命中，都需要在获取读取数据后更新访存记录模块，写入处理模块收到写入队列模块发来的写入事件后，不论其是否命中都会在更新数据缓存模块后更新访存记录模块。
其中，访存记录模块即为LRU，用来存储缓存数据的n路组内最近访存记录，作为产生替换数据时的参考信息。访存记录模块会记录缓存地址上的所有相联组的相对访存时间先后关系。LRU是存储，因此输入是新的某个index(缓存索引)上的n路组的LRU值，输出是旧的某个index上的n路组的LRU值。访存记录模块的设计难点是n路组的pLRU的编码。
LRU中存在缓存替换算法LRU_MODE，有PLRU算法(PLRU)、伪随机(RANDOM)、直接映射(DIRECT)三种。PLRU算法会记录当前某个index中几路组之间的最近最少访问的相互关系，将最近最少访问的某一路作为替换对象。伪随机模式会随机选择一路作为替换对象。直接映射模式会根据index以上地址的最低位选择替换对象(例如地址ra[49:0]，ra[15:6]作为index，8路组相联，直接映射时会根据当前请求的ra[18:16]选择替换对象)。
上述实施例通过设置访存记录模块，通过其中记录的访存记录数据可以读取处理模块和写入处理模块快速准确地选择出最优的替换数据。
请参见图6-图8，在一些实施例中，该模型还包括替换处理模块。
读取处理模块或写入处理模块还用于在读取事件或写入事件未命中时，通过访存记录模块得到替换数据并发送给替换处理模块；替换处理模块用于将替换数据写出该模型。
替换处理模块用于在模式配置信息为无缓存信息时进入屏蔽状态。
其中，替换处理模块即Castout Unit，具体地，读取/写入处理模块也可以不要求获取替换数据，将从总线获得的数据选择一个未被分配的某一路组放入。
在具体实施过程中，读取处理模块收到读取队列模块发来的读取事件后，会根据请求地址的高位访问命中检测模块，获得该笔请求的缓存命中情况。如果缓存未命中，则更新LRU并向总线请求处理模块发出读请求，同时通过Transaction告知替换处理模块向总线请求处理模块发送替换写请求，替换写请求中会包括被替换的缓存行的地址。被替换的缓存行即替换数据。
上述实施例替换处理模块的设置实现了在请求未命中、获取新数据时的数据替换操作，避免了未被分配的缓存行被用完时，未命中后的缓存处理流程出错，同时通过访存记录模块确定替换数据保证了替换数据选择的最优。
请参见图6-图8，在一些实施例中，替换处理模块还用于根据替换数据生成替换写请求并发送给总线请求处理模块，并在接收到总线应答时写出替换数据；总线请求处理模块还用于将替换写请求转换为总线写请求并发送给总线；以及将接收到的总线应答发送给替换处理模块。
具体地，读取事件未命中后，读取处理模块会通过Transaction通知替换处理模块向总线请求处理模块发送替换写请求，请求中会包括被替换的缓存行的地址。之后总线请求处理模块接收总线应答后发送给替换处理模块，替换处理模块收到总线应答后便将被替换的缓存行写出。
从读取/写入处理模块中收到要产生victim(被替换出的缓存行，即替换数据)的信息以及victim的位置后，如果模型当前的模式为L2，则替换处理模块会产生向下一级缓存的替换写请求，将被替换出的数据写回到下一级缓存。如果模型当前的模式为L3，则会向DDR直接写回数据。如果当前运行模式为无缓存，不会产生外部可见的影响。
上述实施例在产生替换数据后，通过总线发出总线写请求，在确定该替换数据可以被写出后产生总线应答，避免了访存记录模块产生的替换数据不合适的情况。
请参见图6-图8，在一些实施例中，写入处理模块还用于在根据写入数据更新数据缓存模块后，根据写入数据更新命中检测模块；读取处理模块还用于在通过总线请求处理模块获取读取数据后，根据读取数据更新数据缓存模块和命中检测模块。
具体地，如果当前的运行模式为L2，则会在缓存未命中时发送下一级缓存需要的读请求以获取未命中的读取/写入数据，并通过总线请求处理模块收集总线中下一级缓存响应的读取/写入数据，将读取/写入数据更新到数据缓存模块，将读取/写入数据的当前地址高位和状态更新到命中检测模块，并更新当前的LRU值。
如果当前运行模式为L3，请求接口模块会将上一级cluster的请求转化为事件，发送给读取/写入队列模块，其余操作与L2模式相同。如果当前运行模式为无缓存，读取/写入处理模块会由内部产生Load Store response，并更新到数据缓存模块、命中检测模块和访存记录模块，内部产生Load Store response的过程和随机性可以由用户通过callback进行约束。
上述实施例通过在从总线获取数据后，对命中检测模块的更新，保证了命中检测模块和数据缓存模块的实时对应，确保了后续相同请求的命中。
请参见图6和图9，在一些实施例中，该模型还包括窥探处理模块和窥探队列模块。
当模式配置信息为二级缓存信息或三级缓存信息时：总线请求处理模块还用于接收窥探请求，并将窥探请求转换为窥探事件发送给窥探队列模块。
窥探队列模块用于将各窥探事件与各读取事件、各写入事件进行冲突检测，得到无冲突的窥探事件并将其发送给窥探处理模块。窥探处理模块用于通过命中检测模块获取窥探事件的命中结果，根据命中结果生成窥探应答并发送至总线请求处理模块。
其中，窥探处理模块和窥探队列模块用于在模式配置信息为无缓存信息时进入屏蔽状态；窥探队列模块即Snoop Queue，窥探处理模块即Snoop Unit。当MODE＝"ram_model"，即无缓存信息时，模型工作在无缓存模式时，总线请求处理模块、替换处理模块、窥探处理模块、窥探队列模块、访存记录模块、命中检测模块及相关的数据流被全部屏蔽。
具体地，窥探队列模块会收集从总线请求处理模块发送过来的窥探事件，如果当前轮询的窥探请求没有与正在处理的读取/写入/窥探事件冲突，那么会被发送到窥探处理模块。如果当前运行模式为L2模式，窥探处理模块收到窥探事件后会并更新命中检测模块和访存记录模块。
如果当前运行模式为L3，窥探队列模块仅与DDR保持同步，不会收到Snoop。如果当前运行模式为无缓存，窥探处理模块会从内部产生窥探请求，产生过程和随机性也可以由用户通过callback进行约束。窥探处理模块的操作完成后，窥探队列模块中的事件会被删除。窥探处理模块会转换窥探队列模块发来的事件并进行模型内部访问。
进一步的，总线请求处理模块会收到窥探处理模块发出的窥探应答后发送给总线。
通过配置窥探队列模块的Transaction传递延迟SNOOP_QUEUE_TRANS_DELAY的值，可以改变资源竞争的剧烈程度(因为在实际硬件设计时会存在Bank Conflict、AddressConflict、Arbitration Conflict等情况)，SNOOP_QUEUE_TRANS_DELAY越大，表明缓存模型中的资源竞争越剧烈。通过配置窥探处理模块的Transaction传递延迟SNOOP_UNIT_TRANS_DELAY的值，可以改变缓存模型的窥探请求响应延时，SNOOP_QUEUE_TRANS_DELAY越大，窥探请求响应延迟越大，可以反映出L2性能越低。
在多个缓存模型的组合下，多个缓存模型通过总线(硬件设计的总线或总线验证IP)互联时，需要通过缓存状态来维护一致性，常见的有基于MESI协议、MOESI协议。
当前模型基于AMBACHI协议进行设计，设计有以下状态：I(Invalid)、UD(UniqueDirty)、UC(Unique Clean)、SD(Shared Dirty)、SC(Shared Clean)。
Load未命中时，缓存行会从Invalid状态变为UD/UC/SD/SC状态，取决于总线的响应。
Load命中时，缓存行状态不会发生变化。
Store未命中时，缓存模型会从总线拿到最新的unique copy，即写入数据，在此基础上更新Store的数据后，将缓存行状态变为UD。
Store命中时，如果缓存行状态为UC/UD，则不会产生总线请求，缓存行状态直接变为UD。如果缓存行状态为SC/SD，会产生总线请求将缓存行状态upgrade(升级/转变)为UD。
Snoop时，取决于总线发送过来的窥探请求的类型，会发生各种状态转换。该转换在总线请求处理模块中进行定义。
上述实施例考虑到了多核处理器中，可能接收到的来自其他缓存的窥探请求，实现了在二级缓存和三级缓存的模式下对窥探请求的处理，令本申请能够应用于多核、多缓存的应用场景。
请参见图6和图9，在一些实施例中，窥探处理模块还用于在窥探事件为数据窥探事件且窥探事件命中时，获取数据缓存模块中窥探事件对应的窥探数据；窥探处理模块生成的窥探应答中包括窥探数据。由于不会产生Cache替换，窥探处理模块不会访问或更新LRU。
若窥探请求需要提供数据，则窥探处理模块会在访问命中检测模块且命中后访问数据缓存模块获取请求命中的窥探数据并产生窥探应答告知总线请求处理模块。
上述实施例在窥探请求是需要数据的请求时，若其命中，则将其请求的数据一同发送给窥探请求方，实现了对数据请求类型的窥探请求的处理。
在一些实施例中，读取处理模块、写入处理模块、命中检测模块、数据缓存模块、总线请求处理模块、读取队列模块、写入队列模块、访存记录模块、替换处理模块、窥探队列模块、窥探处理模块之间均采用事件信息的形式进行数据传输。
通常情况下对缓存建模的需求是模型能反映尽可能广的性能指标并对这些指标动态可调(会做成统计分布的形式)，以方便进行实际硬件架构调整。
读取/写入/窥探队列/处理模块本身在处理事件时可以不消耗仿真时间，本模型可以通过调节缓存中的读取/写入/窥探队列模块、读取/写入/窥探处理模块中的Transaction延时单元，来模拟实际缓存设计中的读取/写入/窥探的分发延时(即从读取/写入/窥探队列模块中分配一个entry，到这个entry从队列模块中发出到相应的处理模块的延时)，读取/写入/窥探Outstanding延时(即从读取/写入/窥探处理模块收到一笔处理请求，到这笔请求完成的延时)。
模型本身都是“三明治”结构，即模型的两边(请求接口模块和总线请求处理模块)进行Transaction和Cycle Accurate(周期精确)时序之间的转换，中间通过本身不耗时的Transaction进行传递，可以控制的延时范围更广。另外，相对于直接用时序关系对中间的读取/写入队列模块和处理模块等结构进行建模，用Transaction进行建模可以减少模拟时序冲突的复杂度，通过读取/写入队列模块和处理模块中可配置的延时来反映实际硬件设计中存在的冲突延时。
上述实施例令除了请求接口模块和总线请求处理模块这两个缓存模型用来对接外部上下层模块的结构，其他模块都是基于事件信息的形式进行数据的传输，使得本申请的缓存模型在不同模式下无需修改内部模块的数据处理逻辑，从而有利于降低模型复杂度。
在一些实施例中，数据缓存模块包括缓存索引深度值、缓存行参数和缓存相关联度；缓存行参数和缓存索引深度、缓存组相关联度共同决定数据缓存模块的容量。
具体地，通过配置缓存索引深度INDEX_DEPTH的值，可以决定当前缓存的总大小。直接影响当前模型中每一路组中数据缓存模块、命中检测模块的寻址深度，也影响当前模型中LRU的寻址深度。通过配置缓存组相联度WAY的值，可以决定当前L3缓存的总大小和替换选择数。直接影响当前模型中数据缓存模块、命中检测模块的组数。
在模型仿真不同的缓存行大小时可直接配置模型中的结构参数CL_SIZE即可，通常默认为64，即64Byte。修改CL_SIZE后，L2和L3模式下数据缓存模块的大小会变化，数据缓存模块总大小为INDEX_DEPTH×WAY×缓存行大小。
缓存行大小的修改只会影响数据缓存模块和总线请求处理模块，不会影响其它结构。数据缓存模块中存储的是一条完成缓存行的数据。
总线请求处理模块需要根据当前的DATA_WIDTH和缓存行大小计算当前的一笔缓存行传输需要几拍才能完成。本申请的模型在设计时已经考虑了总线的数据位宽与缓存行大小的可调比例关系。组相联的修改可以直接通过修改参数WAY来实现。会影响数据缓存模块、命中检测模块的每个寻址index上的组数量，以及LRU的存储内容(因为要计算每一路之间相互的最近最少访问关系，空间复杂度是O(log2(n))，需要更新PLRU算法的编码)。
上述实施例通过模型中3个可调节的参数的设置，令本申请的模型可以支持不同的缓存行大小配置、不同的缓存组相联配置，增加了本申请的可应用场景、提高了适用性。
请参见图10，本申请实施例提供了一种处理器核外缓存模拟方法，该方法包括：
步骤S1，接收模式配置信息，并根据模式配置信息确定缓存数据的大小、请求接口时序和总线接口时序；根据请求接口时序接收读取请求和写入请求；
步骤S2，将读取请求转换为读取事件，将写入请求转换为写入事件。
步骤S3，基于模式配置信息和总线接口时序处理读取事件和写入事件。
上述实施例提供的一种处理器核外缓存模拟方法，通过模式配置信息确定缓存数据的大小、请求接口时序和总线接口时序，实现了多种应用场景下对不同数据的接收、处理；其次，将接收到的读取请求和写入请求均转换为事件进行处理，实现了在请求的信息时序不同时，本申请的模拟方法中对事件的处理逻辑无需发生改变，且事件信息的传递本身不耗时，使得该方法可模拟的延时范围更广；本申请提供的方法可以通过更改模式配置信息模拟多种应用场景下的缓存功能，无需针对每一种缓存单独开发一套模拟方法，大大减少了设计人员花费的精力与时间。
请参见图11和图12，在一些实施例中，上述基于模式配置信息和总线接口时序处理读取事件和写入事件，包括：在模式配置信息为无缓存信息时，根据读取事件获取缓存数据中的读取数据；根据写入事件更新缓存数据。
具体地，即收到Core的读取/写入请求并转换为读取/写入事件后，直接根据读取事件的地址获取改地址对应的读取数据，或者更新写入事件的地址对应的缓存数据。
上述实施例在无缓存信息时，直接执行读取/写入事件，无需对其进行命中检测，实现了对无缓存模式下的缓存功能的模拟。
请参见图13和图14，在一些实施例中，上述基于模式配置信息和总线接口时序处理读取事件和写入事件，包括：在模式配置信息为二级缓存信息或三级缓存信息时：
根据命中地址数据检测读取事件是否命中；若命中，则获取缓存数据中的读取数据；若未命中，则基于总线接口时序通过总线获取读取数据。
根据命中地址数据检测写入事件是否命中。
若命中，则根据写入事件更新缓存数据；若未命中，则基于总线接口时序获取写入数据，并根据写入数据更新缓存数据。其中，命中地址数据即命中检测模块Directory中包括的数据。
其中，基于总线接口时序获取写入数据，就是向总线发出读请求，以获取总线应答，总线应答中便包括未命中的读取数据或写入数据。
上述实施例在二级/三级缓存信息时，在对读取/写入事件进行命中检测后，基于命中检测的结果执行读取/写入事件，实现了对二级/三级缓存模式下的缓存功能的模拟。
请参见图13和图14，在一些实施例中，该方法还包括：
在执行完步骤S2后，将各读取事件与各写入事件进行冲突检测，得到无冲突的读取事件和无冲突的写入事件；基于无冲突的读取事件和无冲突的写入事件执行步骤S3。
上述实施例保证了执行命中检测的请求事件是无冲突、无依赖的，避免了因事件之间地址冲突等原因需要排队处理接收到的各请求事件的情况，从而避免了因冲突、排队造成的延时。
请参见图13和图14，在一些实施例中，该方法还包括：
在获取读取数据后，根据读取数据更新访存记录数据。
在根据写入事件或写入数据更新缓存数据后，根据写入事件或写入数据更新访存记录数据。
上述实施例通过访存记录数据可以在缓存未命中时快速准确地选择出最优的替换数据。
请参见图13和图14，在一些实施例中，该方法还包括：在读取事件或写入事件未命中时，根据访存记录数据得到替换数据，并将替换数据写出。
具体地，若要求产生替换的一路数据，则通过访存记录数据获取。
上述实施例替换处理模块的设置实现了在请求未命中、获取新数据时的数据替换操作，避免了未被分配的缓存行被用完时，未命中后的缓存处理流程出错，同时根据访存记录数据确定替换数据保证了替换数据选择的最优。
请参见图13和图14，在一些实施例中，该方法还包括：
根据替换数据生成替换写请求，将替换写请求转换为总线写请求。
在接收到总线应答后，将替换数据写出处理器核外缓存模型。
其中，总线写请求是向总线发出的，总线应答也是从总线接收的。
上述实施例在产生替换数据后，发出总线写请求，在确定该替换数据可以被写出后产生总线应答，避免了根据访存记录数据产生的替换数据不合适的情况。
请参见图13和图14，在一些实施例中，该方法还包括：
在根据写入数据更新缓存数据后，根据写入数据更新命中地址数据；在基于总线接口时序获取读取事件对应的读取数据后，根据读取数据更新缓存数据和命中地址数据。
具体地，在未命中并向总线发出读请求后，收到总线应答的读取/写入数据，将读取数据发送至Core，将读取数据或写入数据写入缓存数据，并更新命中地址数据。
上述实施例通过在基于总线接口时序获取数据后，对命中检测模块的更新，保证了命中地址数据和缓存数据的实时对应，确保了后续相同请求的命中。
在一些实施例中，该方法还包括：
在模式配置信息为二级缓存信息或三级缓存信息时，接收窥探请求；将窥探请求转换为窥探事件，将各窥探事件与各读取事件、各写入事件进行冲突检测，得到无冲突的窥探事件。
根据命中地址数据检测无冲突的窥探事件是否命中。
根据窥探事件的命中结果生成窥探应答。其中，窥探应答也是发往总线的。
上述实施例考虑到了可能接收到来自其他缓存的窥探请求的情况，实现了在二级缓存和三级缓存的模式下对窥探请求的处理，令该方法能够模拟多核、多缓存的应用场景。
请参见图15，该方法还包括：若窥探事件为数据窥探事件，则在窥探事件命中后，获取缓存数据中窥探事件对应的窥探数据，并根据窥探数据和命中结果生成窥探应答。
上述实施例在窥探请求是需要数据的请求时，若其命中，则将其请求的数据一同发送给窥探请求方，实现了对数据请求类型的窥探请求的处理。
在一些实施例中，该方法还包括：通过调节缓存行参数、缓存索引深度和缓存组相关联度的大小来控制处理器核外缓存模型中缓存数据的大小。
上述实施例通过调节3个参数，令该模拟方法可以模拟不同的缓存行大小配置、不同的缓存组相联配置下的缓存功能，提高了本申请的适用性。
请参见图16和图17，以一个具体的例子来说明本申请中一种处理器核外缓存模型的实现。
如图16所示，无缓存模式下，模型由请求接口模块、读取队列模块、写入队列模块、读取处理模块、写入处理模块、Associative Memory构成。图16中数据传输线标号的含义为：
1.请求接口模块会收到Core下发的读取或写入请求信息。
2.请求接口模块会向Core发送读取的数据或读取/写入的应答信号。
3.请求接口模块会向读取队列模块发送读取Transaction。
4.请求接口模块会向写入队列模块发送写入Transaction。
5.读取队列模块与写入队列模块之间可以互相检查dependency(地址冲突)。
6.读取队列模块会向读取处理模块发送读取Transaction。
7.写入队列模块会向写入处理模块发送写入Transaction。
8.读取处理模块会访问Associative Memory并获得对应地址的值(AssociativeMemory(直接映射的二维数组)可以被读取/写入处理模块直接访问，存储的是所有寻址空间上的值)。
9.写入处理模块会访问Associative Memory并更新对应地址的值。
10.读取处理模块将获得的值通过Transaction传递到正在处理的读取队列模块Entry。
在无缓存模拟时，相当于整个模型抽象为CPU Core看到的存储系统，考量的指标有:
1.读取延时(Read Latency)：从Core发送一笔读取请求，到Core收到这笔请求的数据的间隔时间，包括以下参数：
a)读取统计采样数：仿真时间内(或指定的仿真时间段内)，进行统计的读取次数。
b)读取延时平均值：仿真时间内(或指定的仿真时间段内)，所有读取延时的平均值。
c)读取延时标准差：仿真时间内(或指定的仿真时间段内)，读取延时的统计分布标准差。
d)读取延时最小值：仿真时间内(或指定的仿真时间段内)，读取延时的最小值。
e)读取延时最大值：仿真时间内(或指定的仿真时间段内)，读取延时的最大值。
f)读取延时统计分布：等间隔分布进行统计，一般binning(统计合并)大小为10-20cycle。
2.写入延时(Write Latency)：从Core发送一笔写入请求，到这笔写入请求写入对应地址的间隔时间，包括以下参数：
a)写入统计采样数：仿真时间内(或指定的仿真时间段内)，进行统计的写入次数。
b)写入延时平均值：仿真时间内(或指定的仿真时间段内)，所有写入延时的平均值。
c)写入延时标准差：仿真时间内(或指定的仿真时间段内)，写入延时的统计分布标准差。
d)写入延时最小值：仿真时间内(或指定的仿真时间段内)，写入延时的最小值。
e)写入延时最大值：仿真时间内(或指定的仿真时间段内)，写入延时的最大值。
f)写入延时统计分布：等间隔分布进行统计，一般binning大小为10-20cycle。
3.延时(Latency)：从Core发送一笔请求，到这笔请求完成的间隔时间，包括以下参数：
a)延时采样数：仿真时间内(或指定的仿真时间段内)，进行统计的读写次数。
b)延时平均值：仿真时间内(或指定的仿真时间段内)，所有读写延时的平均值。
c)延时标准差：仿真时间内(或指定的仿真时间段内)，读写延时的统计分布标准差。
d)延时最小值：仿真时间内(或指定的仿真时间段内)，读写延时的最小值。
e)延时最大值：仿真时间内(或指定的仿真时间段内)，读写延时的最大值。
4.读取带宽(Read Bandwidth)：仿真时间内(或指定的仿真时间段内)，每秒从存储系统读取的数据量(一般单位为MB/s)。
5.写入带宽(Write Bandwidth)：仿真时间内(或指定的仿真时间段内)，每秒向存储系统写入的数据量(一般单位为MB/s)。
如图17所示，L2/L3模式下模型由请求接口模块、读取队列模块、写入队列模块、读取处理模块、写入处理模块、替换处理模块、窥探处理模块、窥探队列模块、LRU、命中检测模块、数据缓存模块构成，L2模式下该模型的上层模块为Core，下层模块为下一级缓存，即Fabric，L3模式下该模型的上层模块为Core和L2，即cluster，下层模块为DDR，但L3的模型内部结构与L2模式一致，只是请求接口模块与总线请求处理模块处理的接口时序不同。
图17中传输线标号的含义为：
1.请求接口模块会收到Core下发的读取或写入请求信息。
2.请求接口模块会向Core发送读取的数据或读取/写入的应答信号。
3.请求接口模块会向读取队列模块发送读取Transaction。
4.请求接口模块会向写入队列模块发送写入Transaction。
5.读取队列模块、写入队列模块、窥探队列模块之间可以互相检查dependency。
6.读取队列模块会向读取处理模块发送读取Transaction。
7.写入队列模块会向写入处理模块发送写入Transaction。
8.读取处理模块会访问命中检测模块获取当前请求地址的读取命中结果。
9.读取处理模块会访问访存记录模块获取当前请求地址发生替换时的替换数据并更新。
10.写入处理模块会访问命中检测模块获取当前请求地址的写入命中结果。
11.写入处理模块会访问访存记录模块获取当前请求地址发生替换时的替换数据并更新。
12.读取处理模块会访问数据缓存模块获得命中的地址缓存的值。
13.写入处理模块会访问数据缓存模块更新地址缓存的值。
14.读取处理模块会向总线请求处理模块发送总线读请求并获得读取数据。
15.写入处理模块会向总线请求处理模块发送总线读请求并获得写入数据。
16.读取处理模块会向替换处理模块发送替换Transaction。
17.写入处理模块会向替换处理模块发送替换Transaction。
18.替换处理模块会向总线请求处理模块发送总线写请求并写出替换数据。
19.总线请求处理模块收到读取/写入/替换/窥探处理模块发送的Transaction后，转换成cycle accurate(周期精确)的接口时序。
20.总线请求处理模块接收到总线或总线功能模型发送的cycle accurate接口时序。
21.窥探队列模块会从总线请求处理模块接收到窥探Transaction。
22.窥探队列模块发送窥探Transaction到窥探处理模块。
23.窥探处理模块访问命中检测模块。
24.窥探处理模块访问数据缓存模块获得命中的地址缓存的值。
25.窥探处理模块向总线请求处理模块发送响应。
26.读取处理模块将获得的值通过Transaction传递到正在处理的读取队列模块Entry。
在L2/L3模拟时，相当于整个模型抽象为CPU Core看到的核外第一级缓存，因此考量的指标除了包括无缓存模式下所包括的指标，还包括以下性能指标：
a)缓存命中数：仿真时间内(或指定的仿真时间段内)，L2/L3的缓存命中次数。
b)缓存命中率：仿真时间内(或指定的仿真时间段内)，L2/L3的缓存命中次数与统计采样数之间的比值。
c)缓存失效数：仿真时间内(或指定的仿真时间段内)，L2/L3的缓存未命中次数。
d)缓存失效率：仿真时间内(或指定的仿真时间段内)，L2/L3的缓存未命中次数与统计采样数之间的比值。
e)读写地址冲突数：仿真时间内(或指定的仿真时间段内)，Core下发的读操作与正在进行的写操作发生地址冲突的次数。
f)读写地址冲突率：仿真时间内(或指定的仿真时间段内)，Core下发的读操作与正在进行的写操作发生地址冲突的次数与统计采样数之间的比值。
g)写读地址冲突数：仿真时间内(或指定的仿真时间段内)，Core下发的写操作与正在进行的读操作发生地址冲突的次数。
h)写读地址冲突率：仿真时间内(或指定的仿真时间段内)，Core下发的写操作与正在进行的读操作发生地址冲突的次数与统计采样数之间的比值。
i)读地址冲突数：仿真时间内(或指定的仿真时间段内)，Core下发的读操作与正在进行的读操作发生地址冲突的次数。
j)读地址冲突率：仿真时间内(或指定的仿真时间段内)，Core下发的读操作与正在进行的读操作发生地址冲突的次数与统计采样数之间的比值。
k)写地址冲突数：仿真时间内(或指定的仿真时间段内)，Core下发的写操作与正在进行的写操作发生地址冲突的次数。
l)写地址冲突率：仿真时间内(或指定的仿真时间段内)，Core下发的写操作与正在进行的写操作发生地址冲突的次数与统计采样数之间的比值。
m)缓存状态升级率：缓存从共享状态变成独占状态的次数与统计采样数之间的比值。
n)缓存状态降级率：缓存从独占状态变成共享状态的次数与统计采样数之间的比值。
o)读取率：Core的读取操作导致缓存向外发出读取操作的比例。
p)写入率：Core的写回操作实际导致缓存向外发出写回操作的比例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (23)
1.一种处理器核外缓存模型，其特征在于，所述模型包括请求接口模块、读取处理模块、写入处理模块、命中检测模块、数据缓存模块和总线请求处理模块；
所述请求接口模块用于根据请求接口时序接收读取请求和写入请求，将所述读取请求转换为读取事件发给所述读取处理模块，将所述写入请求转换为写入事件发给所述写入处理模块；
所述请求接口模块还用于根据模式配置信息修改请求接口时序；
所述数据缓存模块用于将所述读取事件对应的读取数据发送给所述读取处理模块；
所述数据缓存模块还用于根据所述模式配置信息修改所述数据缓存模块的容量；
所述读取处理模块用于通过所述命中检测模块获取所述读取事件的读取命中结果，并基于所述模式配置信息和所述读取命中结果获取所述读取数据；
所述写入处理模块用于通过所述命中检测模块获取所述写入事件的写入命中结果，并基于所述模式配置信息和所述写入命中结果，根据所述写入事件或写入数据更新所述数据缓存模块；
所述总线请求处理模块用于基于总线接口时序获取所述读取数据并发送至所述读取处理模块，基于所述总线接口时序获取所述写入数据并发送至所述写入处理模块；
所述总线请求处理模块还用于根据所述模式配置信息修改所述总线接口时序。
2.根据权利要求1所述的模型，其特征在于，所述模型还包括读取队列模块和写入队列模块；所述读取队列模块用于接收所述读取事件，所述写入队列模块用于接收所述写入事件；
所述读取队列模块还用于对各所述读取事件与所述写入队列模块中的各所述写入事件做冲突检测，将无冲突的所述读取事件发送至所述读取处理模块；
所述写入队列模块还用于对各所述写入事件与所述读取队列模块中的各所述读取事件做冲突检测，将无冲突的所述写入事件发送至所述写入处理模块；
所述读取处理模块还用于在获取所述读取数据后，将其发送给所述读取队列模块。
3.根据权利要求2所述的模型，其特征在于，所述命中检测模块和所述总线请求处理模块还用于在所述模式配置信息为无缓存信息时进入屏蔽状态；所述读取处理模块用于在所述模式配置信息为所述无缓存信息时，获取所述数据缓存模块中的所述读取数据；所述写入处理模块用于在所述模式配置信息为所述无缓存信息时，根据所述写入事件更新所述数据缓存模块。
4.根据权利要求3所述的模型，其特征在于，所述读取处理模块还用于在所述模式配置信息为二级缓存信息或三级缓存信息时，若所述读取事件命中，则获取所述数据缓存模块中的所述读取数据；若所述读取事件未命中，则通过所述总线请求处理模块获取所述读取数据；
所述写入处理模块还用于在所述模式配置信息为所述二级缓存信息或所述三级缓存信息时，若所述写入事件命中，则根据所述写入事件更新所述数据缓存模块；若所述写入事件未命中，则通过所述总线请求处理模块获取所述写入数据，并更新所述数据缓存模块。
5.根据权利要求4所述的模型，其特征在于，所述模型还包括访存记录模块；
所述读取处理模块还用于在所述模式配置信息为所述二级缓存信息或所述三级缓存信息时，在获取所述读取数据后根据所述读取数据更新所述访存记录模块；
所述写入处理模块还用于在所述模式配置信息为所述二级缓存信息或所述三级缓存信息时，在根据所述写入事件或所述写入数据更新所述数据缓存模块后，根据所述写入事件或所述写入数据更新所述访存记录模块。
6.根据权利要求5所述的模型，其特征在于，所述模型还包括替换处理模块；
所述读取处理模块或所述写入处理模块还用于在所述读取事件或所述写入事件未命中时，通过所述访存记录模块得到替换数据并发送给所述替换处理模块；
所述替换处理模块用于将所述替换数据写出所述模型。
7.根据权利要求6所述的模型，其特征在于，所述替换处理模块还用于根据所述替换数据生成替换写请求并发送给所述总线请求处理模块，并在接收到总线应答时写出所述替换数据；
所述总线请求处理模块还用于将所述替换写请求转换为总线写请求并发送给总线；以及将接收到的所述总线应答发送给所述替换处理模块。
8.根据权利要求4所述的模型，其特征在于，所述写入处理模块还用于在根据所述写入数据更新所述数据缓存模块后，根据所述写入数据更新所述命中检测模块；
所述读取处理模块还用于在通过所述总线请求处理模块获取所述读取数据后，根据所述读取数据更新所述数据缓存模块和所述命中检测模块。
9.根据权利要求7所述的模型，其特征在于，所述模型还包括窥探处理模块和窥探队列模块；当所述模式配置信息为二级缓存信息或三级缓存信息时：
所述总线请求处理模块还用于接收窥探请求，并转换为窥探事件发送给所述窥探队列模块；
所述窥探队列模块用于将各所述窥探事件与各所述读取事件、各所述写入事件进行冲突检测，得到无冲突的所述窥探事件并将其发送给所述窥探处理模块；
所述窥探处理模块用于通过所述命中检测模块获取所述窥探事件的命中结果，根据所述命中结果生成窥探应答并发送至所述总线请求处理模块。
10.根据权利要求9所述的模型，其特征在于，所述窥探处理模块还用于在所述窥探事件为数据窥探事件且所述窥探事件命中时，获取所述数据缓存模块中所述窥探事件对应的窥探数据；所述窥探处理模块生成的所述窥探应答中包括所述窥探数据。
11.根据权利要求9所述的模型，其特征在于，所述读取处理模块、所述写入处理模块、所述命中检测模块、所述数据缓存模块、所述总线请求处理模块、所述读取队列模块、所述写入队列模块、所述访存记录模块、所述替换处理模块、所述窥探队列模块、所述窥探处理模块之间均采用事件信息的形式进行数据传输。
12.根据权利要求1所述的模型，其特征在于，所述数据缓存模块包括缓存索引深度值、缓存行参数和缓存相关联度；所述缓存行参数和所述缓存索引深度、所述缓存组相关联度共同决定所述数据缓存模块的容量。
13.一种处理器核外缓存模拟方法，其特征在于，所述方法包括：
步骤S1，接收模式配置信息，并根据所述模式配置信息确定缓存数据的大小、请求接口时序和总线接口时序；根据所述请求接口时序接收读取请求和写入请求；
步骤S2，将所述读取请求转换为读取事件，将所述写入请求转换为写入事件；
步骤S3，基于所述模式配置信息和所述总线接口时序处理所述读取事件和所述写入事件。
14.根据权利要求13所述的方法，其特征在于，所述基于所述模式配置信息和所述总线接口时序处理所述读取事件和所述写入事件，包括：
在所述模式配置信息为无缓存信息时，根据所述读取事件获取所述缓存数据中的读取数据；根据所述写入事件更新所述缓存数据。
15.根据权利要求13所述的方法，其特征在于，所述基于所述模式配置信息和所述总线接口时序处理所述读取事件和所述写入事件，包括：
在所述模式配置信息为二级缓存信息或三级缓存信息时：
根据命中地址数据检测所述读取事件是否命中；若命中，则获取所述缓存数据中的读取数据；若未命中，则基于所述总线接口时序获取所述读取数据；
根据所述命中地址数据检测所述写入事件是否命中；
若命中，则根据所述写入事件更新所述缓存数据；若未命中，则基于所述总线接口时序获取写入数据，并根据所述写入数据更新所述缓存数据。
16.根据权利要求13所述的方法，其特征在于，所述方法还包括：
在执行完步骤S2后，将各所述读取事件与各所述写入事件进行冲突检测，得到无冲突的所述读取事件和无冲突的所述写入事件；
基于无冲突的所述读取事件和无冲突的所述写入事件执行步骤S3。
17.根据权利要求15所述的方法，其特征在于，所述方法还包括：
在获取所述读取数据后，根据所述读取数据更新访存记录数据；
在根据所述写入事件或所述写入数据更新所述缓存数据后，根据所述写入事件或所述写入数据更新所述访存记录数据。
18.根据权利要求17所述的方法，其特征在于，所述方法还包括：在所述读取事件或所述写入事件未命中时，根据所述访存记录数据得到替换数据，并将所述替换数据写出。
19.根据权利要求18所述的方法，其特征在于，所述方法还包括：
根据所述替换数据生成替换写请求，将所述替换写请求转换为总线写请求；
在接收到总线应答后，将所述替换数据写出。
20.根据权利要求15所述的方法，其特征在于，所述方法还包括：
在根据所述写入数据更新所述缓存数据后，根据所述写入数据更新所述命中地址数据；
在基于所述总线接口时序获取所述读取事件对应的所述读取数据后，根据所述读取数据更新所述命中地址数据和所述缓存数据。
21.根据权利要求15所述的方法，其特征在于，所述方法还包括：
在所述模式配置信息为所述二级缓存信息或所述三级缓存信息时，接收窥探请求；
将所述窥探请求转换为窥探事件，将各所述窥探事件与各所述读取事件、各所述写入事件进行冲突检测，得到无冲突的所述窥探事件；
根据所述命中地址数据检测无冲突的所述窥探事件是否命中；
根据所述窥探事件的命中结果生成窥探应答。
22.根据权利要求21所述的方法，其特征在于，所述方法还包括：
若所述窥探事件为数据窥探事件，则在所述窥探事件命中后，获取所述缓存数据中所述窥探事件对应的窥探数据，并根据所述窥探数据和所述命中结果生成所述窥探应答。
23.根据权利要求13所述的方法，其特征在于，所述方法还包括：
通过调节缓存行参数、缓存索引深度和缓存组相关联度的大小来控制所述缓存数据的大小。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310602633.9A CN116627857B (zh) | 2023-05-25 | 2023-05-25 | 一种处理器核外缓存模型及模拟方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310602633.9A CN116627857B (zh) | 2023-05-25 | 2023-05-25 | 一种处理器核外缓存模型及模拟方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116627857A true CN116627857A (zh) | 2023-08-22 |
| CN116627857B CN116627857B (zh) | 2023-11-24 |
Family
ID=87602216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310602633.9A Active CN116627857B (zh) | 2023-05-25 | 2023-05-25 | 一种处理器核外缓存模型及模拟方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116627857B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116821011A (zh) * | 2023-08-24 | 2023-09-29 | 摩尔线程智能科技(北京)有限责任公司 | 参数确定及数据读写方法、处理器、装置、计算机设备 |
| CN117389915A (zh) * | 2023-12-12 | 2024-01-12 | 北京象帝先计算技术有限公司 | 缓存系统、读命令调度方法、片上系统及电子设备 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1276888A (zh) * | 1997-10-23 | 2000-12-13 | 国际商业机器公司 | 在多线程处理器中选择线程切换事件的方法和装置 |
| US20040044821A1 (en) * | 2002-05-31 | 2004-03-04 | Mark Myers | Compute node to mesh interface for highly scalable parallel processing system and method of exchanging data |
| US20060069877A1 (en) * | 2004-09-30 | 2006-03-30 | Kostantin Godin | Apparatus and method for providing information to a cache module using fetch bursts |
| CN101788963A (zh) * | 2010-03-18 | 2010-07-28 | 烽火通信科技股份有限公司 | Dram存储控制方法及装置 |
| CN102004709A (zh) * | 2009-08-31 | 2011-04-06 | 国际商业机器公司 | 处理器局部总线到高级可扩展接口之间的总线桥及映射方法 |
| CN102012872A (zh) * | 2010-11-24 | 2011-04-13 | 烽火通信科技股份有限公司 | 一种用于嵌入式系统的二级缓存控制方法及装置 |
| US20140379989A1 (en) * | 2013-06-19 | 2014-12-25 | International Business Machines Corporation | Coherent attached processor proxy having hybrid directory |
| CN107918555A (zh) * | 2017-11-23 | 2018-04-17 | 北京百度网讯科技有限公司 | 基于物理主机的用于处理数据的方法和装置 |
| KR20180065881A (ko) * | 2016-12-07 | 2018-06-18 | 한국전자통신연구원 | 멀티 코어 프로세서 및 그것의 캐시 관리 방법 |
| CN113660988A (zh) * | 2021-08-27 | 2021-11-16 | 商汤国际私人有限公司 | 数据处理方法、装置、系统、设备及计算机可读存储介质 |
| CN116049035A (zh) * | 2022-12-27 | 2023-05-02 | 合芯科技有限公司 | 一种缓存一致性的验证和调试的实现方法 |
-
2023
- 2023-05-25 CN CN202310602633.9A patent/CN116627857B/zh active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1276888A (zh) * | 1997-10-23 | 2000-12-13 | 国际商业机器公司 | 在多线程处理器中选择线程切换事件的方法和装置 |
| US20040044821A1 (en) * | 2002-05-31 | 2004-03-04 | Mark Myers | Compute node to mesh interface for highly scalable parallel processing system and method of exchanging data |
| US20060069877A1 (en) * | 2004-09-30 | 2006-03-30 | Kostantin Godin | Apparatus and method for providing information to a cache module using fetch bursts |
| CN102004709A (zh) * | 2009-08-31 | 2011-04-06 | 国际商业机器公司 | 处理器局部总线到高级可扩展接口之间的总线桥及映射方法 |
| CN101788963A (zh) * | 2010-03-18 | 2010-07-28 | 烽火通信科技股份有限公司 | Dram存储控制方法及装置 |
| CN102012872A (zh) * | 2010-11-24 | 2011-04-13 | 烽火通信科技股份有限公司 | 一种用于嵌入式系统的二级缓存控制方法及装置 |
| US20140379989A1 (en) * | 2013-06-19 | 2014-12-25 | International Business Machines Corporation | Coherent attached processor proxy having hybrid directory |
| KR20180065881A (ko) * | 2016-12-07 | 2018-06-18 | 한국전자통신연구원 | 멀티 코어 프로세서 및 그것의 캐시 관리 방법 |
| CN107918555A (zh) * | 2017-11-23 | 2018-04-17 | 北京百度网讯科技有限公司 | 基于物理主机的用于处理数据的方法和装置 |
| CN113660988A (zh) * | 2021-08-27 | 2021-11-16 | 商汤国际私人有限公司 | 数据处理方法、装置、系统、设备及计算机可读存储介质 |
| CN116049035A (zh) * | 2022-12-27 | 2023-05-02 | 合芯科技有限公司 | 一种缓存一致性的验证和调试的实现方法 |
Non-Patent Citations (2)
| Title |
|---|
| CHRISTIAN FÄRBER等: "Particle identification on an FPGA accelerated compute platform for the LHCb upgrade", 《2016 IEEE-NPSS REAL TIME CONFERENCE (RT)》, pages 1 - 2 * |
| 祖文强;王芳;李焱;万进;: "可配置及历史信息感知的多级缓存策略", 计算机研究与发展, no. 2, pages 163 - 170 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116821011A (zh) * | 2023-08-24 | 2023-09-29 | 摩尔线程智能科技(北京)有限责任公司 | 参数确定及数据读写方法、处理器、装置、计算机设备 |
| CN116821011B (zh) * | 2023-08-24 | 2023-12-19 | 摩尔线程智能科技(北京)有限责任公司 | 参数确定及数据读写方法、处理器、装置、计算机设备 |
| CN117389915A (zh) * | 2023-12-12 | 2024-01-12 | 北京象帝先计算技术有限公司 | 缓存系统、读命令调度方法、片上系统及电子设备 |
| CN117389915B (zh) * | 2023-12-12 | 2024-04-16 | 北京象帝先计算技术有限公司 | 缓存系统、读命令调度方法、片上系统及电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116627857B (zh) | 2023-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN116627857B (zh) | 一种处理器核外缓存模型及模拟方法 | |
| CA2280125C (en) | Non-uniform memory access (numa) data processing system that speculatively issues requests on a node interconnect | |
| US8234456B2 (en) | Apparatus and method for controlling the exclusivity mode of a level-two cache | |
| US6295582B1 (en) | System and method for managing data in an asynchronous I/O cache memory to maintain a predetermined amount of storage space that is readily available | |
| US6564306B2 (en) | Apparatus and method for performing speculative cache directory tag updates | |
| US5734922A (en) | Multiprocessing system configured to detect and efficiently provide for migratory data access patterns | |
| CN104049918B (zh) | 一种双控存储服务器的缓存管理方法 | |
| CA2280172C (en) | Non-uniform memory access (numa) data processing system that holds and reissues requests at a target processing node in response to a retry | |
| US20070156964A1 (en) | Home node aware replacement policy for caches in a multiprocessor system | |
| Kurian et al. | The locality-aware adaptive cache coherence protocol | |
| CN109582214B (zh) | 数据访问方法以及计算机系统 | |
| JP2003186744A (ja) | キャッシュエントリのプリエンプティブな追い出しのために使用される時間を調整することによるコンピュータパフォーマンスの向上方法 | |
| KR100243319B1 (ko) | 비포함적 메모리 억세스 메커니즘 | |
| CN102929832A (zh) | 基于非写分配的高速缓存一致性的多核处理器数据传输系统 | |
| US10102130B2 (en) | Decreasing the data handoff interval in a multiprocessor data processing system based on an early indication of a systemwide coherence response | |
| US9300716B2 (en) | Modelling dependencies in data traffic | |
| US7702875B1 (en) | System and method for memory compression | |
| US6412047B2 (en) | Coherency protocol | |
| CA2665057A1 (en) | Enhanced coherency tracking with implementation of region victim hash for region coherence arrays | |
| US5999721A (en) | Method and system for the determination of performance characteristics of a cache design by simulating cache operations utilizing a cache output trace | |
| US5778424A (en) | Distributed placement, variable-size cache architecture | |
| US20200394138A1 (en) | Multi-chip system and cache processing method | |
| US11755477B2 (en) | Cache allocation policy | |
| JP2002544591A (ja) | トレース生成用シード・キャッシュを有するモデルを用いたコンピュータシステムのためのキャッシュ設計選択 | |
| US11847062B2 (en) | Re-fetching data for L3 cache data evictions into a last-level cache |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 40095782 Country of ref document: HK |