CN116610631A - 支持多片SPI Flash访问的FPGA启动配置方法 - Google Patents

支持多片SPI Flash访问的FPGA启动配置方法 Download PDF

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CN116610631A CN202310902625.6A CN202310902625A CN116610631A CN 116610631 A CN116610631 A CN 116610631A CN 202310902625 A CN202310902625 A CN 202310902625A CN 116610631 A CN116610631 A CN 116610631A
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Abstract

本发明公开了一种支持多片SPI Flash访问的FPGA启动配置方法，包括：主FPGA上电，向主SPI Flash发送第一回读数据请求；主SPI Flash接收并从第一回读数据请求中读取数据位宽模式，向主FPGA发送第一回读数据响应；主FPGA接收并从第一回读数据响应中解析数据位宽模式，向主SPI Flash发送第二回读数据请求；主SPI Flash接收并从第二回读数据请求中读取系统联接方式，向主FPGA发送第二回读数据响应；主FPGA接收并从第二回读数据响应中解析系统联接方式，根据系统联接方式执行多片SPI Flash对主FPGA的启动配置。本发明实现了低成本且快速的FPGA启动配置。

Description

支持多片SPI Flash访问的FPGA启动配置方法
技术领域
本发明属于FPGA(Field Programmable Gate Array，现场可编程门阵列)芯片设计技术领域，具体涉及一种支持多片SPI Flash访问的FPGA启动配置方法。
背景技术
FPGA作为专用集成电路领域中的一种半定制电路，其不仅解决了半定制电路的不足，还克服了原有可编程器件门电路数据有限的缺点。FPGA根据不同功能应用生成不同的配置数据流文件流文件；通过加载配置数据流文件实现对FPGA的启动配置，进而FPGA实现用户目标功能。
对于超大容量规模的FPGA，其FPGA的配置数据流文件流占用存储容量较大，甚至达128Mbit以上；而对于用单片大容量SPI(Serial Peripheral Interface，串行外设接口)Flash实现对FPGA的启动配置，其成本较高，同时单片SPI Flash最大线宽为4bit，数据传输速率有限，使得FPGA的启动配置时间较长。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种支持多片SPI Flash访问的FPGA启动配置方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种支持多片SPI Flash访问的FPGA启动配置方法，应用于包括多片SPI Flash与一片主FPGA的启动配置系统；其中，所述多片SPI Flash包括一片主SPI Flash；所述主FPGA采用的是Master SPI模式；
对应方法包括：
所述主FPGA启动上电，并向所述主SPI Flash发送包括数据位宽配置地址的第一回读数据请求；
所述主SPI Flash接收所述第一回读数据请求，并从所述第一回读数据请求中解析出所述数据位宽配置地址，从所述数据位宽配置地址中读取数据位宽模式，并向所述主FPGA发送包括数据位宽模式的第一回读数据响应；
所述主FPGA接收所述第一回读数据响应，并从所述第一回读数据响应中解析出所述数据位宽模式，若解析失败，则再次向所述主SPI Flash发送所述第一回读数据请求，若解析成功，则修改多片SPI Flash与主FPGA的数据线连接方式，并向所述主SPI Flash发送包括联接模式配置地址的第二回读数据请求；
所述主SPI Flash接收所述第二回读数据请求，并从所述第二回读数据请求中解析出所述联接模式配置地址，从所述联接模式配置地址中读取系统联接方式，并向所述主FPGA发送包括系统联接模式的第二回读数据响应；其中，所述系统联接方式包括：所述多片SPI Flash与所述主FPGA级联，或者，所述多片SPI Flash与所述主FPGA并联；
所述主FPGA接收所述第二回读数据响应，并从所述第二回读数据响应中解析出系统联接模式，若解析失败，则再次向所述主SPI Flash发送包括联接模式配置地址的第二回读数据请求，若解析成功，则根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置。
在本发明的一个实施例中，所述多片SPI Flash与所述主FPGA并联时，所述多片SPI Flash还包括：一片从SPI Flash。
在本发明的一个实施例中，根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置的过程，包括：
当所述多片SPI Flash与所述主FPGA并联时，所述主FPGA根据接收的所述第一回读数据响应中解析出的所述数据位宽模式，将启动配置系统中多片SPI Flash的数据线合并为一条数据总线，同时向每一片SPI Flash发送包括该片SPI Flash的数据存储地址的第三回读数据请求；
每一片SPI Flash接收所述第三回读数据请求，并从所述第三回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址中读取对应的配置数据流文件，同时向所述主FPGA发送包括该配置数据流文件的第三回读数据响应；
所述主FPGA接收每一片SPI Flash发来的第三回读数据响应，并从该第三回读数据响应中解析出该片SPI Flash读取的配置数据流文件；根据每一片SPI Flash读取的配置数据流文件实现多片SPI Flash对所述主FPGA的启动配置。
在本发明的一个实施例中，所述多片SPI Flash与所述主FPGA级联时，所述多片SPI Flash还包括：不多于5片的从SPI Flash。
在本发明的一个实施例中，根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置的过程，包括：
当所述多片SPI Flash与所述主FPGA级联时，所述主FPGA根据接收的所述第一回读数据响应中解析出的所述数据位宽模式，将启动配置系统中多片SPI Flash的数据线更改为共用同一条数据总线，并确定多片SPI Flash访问顺序，按SPI Flash的访问顺序依次向每一片SPI Flash发送包括该片SPI Flash的数据存储地址的第四回读数据请求；
每一片SPI Flash接收所述第四回读数据请求，并从所述第四回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址读取对应的配置数据流文件，并依次向所述主FPGA发送包括该配置数据流文件的第四回读数据响应；
所述主FPGA接收每一片SPI Flash发来的第四回读数据响应，并从该第四回读数据响应中解析出该片SPI Flash读取的配置数据流文件；根据每一片SPI Flash读取的配置数据流文件实现多片SPI Flash对所述主FPGA的启动配置。
在本发明的一个实施例中，所述启动配置系统还包括：至少一片从FPGA；
根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置，包括：
根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA和所有从FPGA的启动配置。
在本发明的一个实施例中，所述多片SPI Flash与所述主FPGA级联时，所述多片SPI Flash还包括：至少一片从SPI Flash；
其中，与所述主FPGA以级联方式连接的所有从SPI Flash和所有从FPGA的总片数不多于6。
在本发明的一个实施例中，根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA和所有从FPGA的启动配置的过程，包括：
当所述多片SPI Flash与所述主FPGA级联时，所述主FPGA根据接收的所述第一回读数据响应中解析出的所述数据位宽模式，将启动配置系统中多片SPI Flash的数据线更改为共用同一条数据总线，并确定每一片SPI Flash访问顺序，按SPI Flash的访问顺序依次向每一片SPI Flash发送包括该片SPI Flash的数据存储地址的第五回读数据请求；
每一片SPI Flash接收所述第五回读数据请求，并从所述第五回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址读取主FPGA对应的第一配置数据流文件，并依次向所述主FPGA发送包括该第一配置数据流文件的第五回读数据响应；
所述主FPGA接收每一片SPI Flash发来的第五回读数据响应，并从该第五回读数据响应中解析出该片SPI Flash读取的第一配置数据流文件，根据每一片SPI Flash读取的第一配置数据流文件实现多片SPI Flash对所述主FPGA的启动配置；
所述主FPGA确定每一片从FPGA的访问顺序，按FPGA的访问顺序依次执行上述所述主FPGA的启动配置过程以解析出每一片从FPGA对应的第二配置数据流文件，并依次向所述从FPGA发送包括每一片SPI Flash读取的第二配置数据流文件的配置数据流文件请求；
所述从FPGA接收所述配置数据流文件请求，并从所述配置数据流文件请求中解析出每一片SPI Flash读取的第二配置数据流文件，根据每一片SPI Flash读取的第二配置数据流文件实现多片SPI Flash对所述从FPGA的启动配置。
在本发明的一个实施例中，当所述主FPGA再次向所述主SPI Flash发送所述第一回读数据请求后，若依然解析失败，则将所述主FPGA连接的所述主SPI Flash的所有信号均输出固定电平，此时所述主FPGA或所有从FPGA的启动配置失败。
在本发明的一个实施例中，当所述主FPGA再次向所述主SPI Flash发送所述第二回读数据请求后，若依然解析失败，则将所述主FPGA连接的所述主SPI Flash的所有信号均输出固定电平，此时所述主FPGA或所有从FPGA的启动配置失败。
本发明的有益效果：
本发明提出的支持多片SPI Flash访问的FPGA启动配置方法，是针对现有FPGA启动配置方法存在配置时间长、成本较高的问题，提出的一种成本低且可以快速实现FPGA启动配置方法，具体地：本发明实施例应用于包括多片SPI Flash与一片主FPGA级联或并联的启动配置系统中，在启动配置系统中，按照级联方式或并联方式对多片SPI Flash与主FPGA接口的连接情况重新进行了定义，而在启动配置过程中，进一步提出了符合本发明重新定义的接口连接情况对应的启动配置流程，配置过程中首先通过读取主SPI Flash上存储的数据位宽模式以修改多片SPI Flash与主FPGA的数据线连接方式，然后通过读取主SPIFlash上存储的系统联接方式以采用与系统联接方式对应的配置策略执行多片SPI Flash对主FPGA的启动配置。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种支持多片SPI Flash访问的FPGA启动配置方法的流程示意图；
图2是本发明实施例提供的系统联接方式为并联方式时，主FPGA与主SPI Flash、从SPI Flash的接口连接示意图；
图3是本发明实施例提供的系统联接方式为并联方式时，多片SPI Flash对主FPGA的启动配置过程示意图；
图4是本发明实施例提供的一种系统联接方式为级联方式时，主FPGA与主SPIFlash、从SPI Flash的接口连接示意图；
图5是本发明实施例提供的另一种系统联接方式为级联方式时，主FPGA与主SPIFlash、从SPI Flash的接口连接示意图；
图6是本发明实施例提供的系统联接方式为级联方式时，多片SPI Flash对主FPGA的启动配置过程示意图；
图7是本发明实施例提供的另一种支持多片SPI Flash访问的FPGA启动配置方法的流程示意图；
图8是本发明实施例提供的系统联接方式为级联方式时，主FPGA与主SPI Flash、从SPI Flash、从FPGA的接口连接示意图；
图9是本发明实施例提供的系统联接方式为级联方式时，多片SPI Flash对主FPGA、从FPGA的启动配置过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了解决现有FPGA配置存在的配置时间长、成本较高的问题，请参见图1，本发明实施例提供了一种支持多片SPI Flash访问的FPGA启动配置方法，应用于包括多片SPIFlash与一片主FPGA的启动配置系统；多片SPI Flash与主FPGA为级联方式或并联方式；多片SPI Flash包括一片主SPI Flash，每一片SPI Flash预先分配了存储配置数据流文件的数据存储地址，及该数据存储地址对应存储的配置数据流文件；主FPGA采用的是Master(主) SPI模式，Master SPI模式支持x1、x2、x4三种数据位宽模式，x1表示1bit数据位宽，x2表示2bit数据位宽，x4表示4bit数据位宽；该方法包括：
S10、主FPGA启动上电，并向主SPI Flash发送包括数据位宽配置地址的第一回读数据请求。
本发明实施例中，按照SPI协议规定，主FPGA启动上电后，默认初始使用x1数据位宽模式向主SPI Flash发送第一回读数据请求，第一回读数据请求的目的是判断主FPGA与每一片SPI Flash之间使用的数据位宽模式是否发生改变，若发生改变则主FPGA与每一片SPI Flash之间将使用最新的数据位宽模式进行数据传输。
主FPGA与主SPI Flash预先约定了数据位宽模式的存储地址，即数据位宽配置地址。主FPGA启动上电后，需要将该数据位宽配置地址发送给主SPI Flash，以在主SPI Flash上读取主FPGA与每一片SPI Flash之间使用的数据位宽模式。
S20、主SPI Flash接收第一回读数据请求，并从第一回读数据请求中解析出数据位宽配置地址，从数据位宽配置地址中读取数据位宽模式，并向主FPGA发送包括数据位宽模式的第一回读数据响应。
本发明实施例中，主SPI Flash上预先存储有数据位宽配置地址对应的数据位宽模式，当主SPI Flash接收到主FPGA发送的第一回读数据请求后，会从预先约定的数据位宽配置地址中读取数据位宽模式，并把读取的数据位宽模式通过第一回读数据响应发送于主FPGA。
S30、主FPGA接收第一回读数据响应，并从第一回读数据响应中解析出数据位宽模式，若解析失败，则再次向主SPI Flash发送第一回读数据请求，若解析成功，则向主SPIFlash发送包括联接模式配置地址的第二回读数据请求。
本发明实施例中，在主FPGA上，判断从第一回读数据响应中解析出数据位宽模式与默认初始的数据位宽模式是否一致，若一致，则主FPGA与每一片SPI Flash之间仍然使用默认初始的数据位宽模式进行数据传输，若不一致，则主FPGA与每一片SPI Flash之间修改为使用最新解析出的数据位宽模式进行数据传输。
而在主FPGA上解析第一回读数据响应过程中，若解析失败，则再次向主SPI Flash发送第一回读数据请求，重新请求主SPI Flash发送数据位宽配置地址中存储的数据位宽模式，流程如上S10~S20，在此不再赘述；若解析成功，则向主SPI Flash发送包括联接模式配置地址的第二回读数据请求，第二回读数据请求的目的是判断主FPGA与每一片SPIFlash之间的系统联接方式，主FPGA与主SPI Flash还预先约定了存储系统联接方式的存储地址，即联接模式配置地址，以后续在主SPI Flash上从联接模式配置地址中读取系统联接方式，用于在主FPGA按读取的系统联接方式进行后续操作。
S40、主SPI Flash接收第二回读数据请求，并从第二回读数据请求中解析出联接模式配置地址，从联接模式配置地址中读取系统联接方式，并向主FPGA发送包括系统联接模式的第二回读数据响应；其中，系统联接方式包括：多片SPI Flash与主FPGA级联，或者，多片SPI Flash与主FPGA并联。
本发明实施例中，主SPI Flash上预先存储有联接模式配置地址对应存储的系统联接方式，当主SPI Flash接收到主FPGA发送的第二回读数据请求后，会从预先约定的联接模式配置地址中读取系统联接方式，并把读取的系统联接方式通过第二回读数据响应发送于主FPGA。
S50、主FPGA接收第二回读数据响应，并从第二回读数据响应中解析出系统联接模式，若解析失败，则再次向主SPI Flash发送包括联接模式配置地址的第二回读数据请求，若解析成功，则根据系统联接方式执行多片SPI Flash对主FPGA的启动配置。
本发明实施例中，在主FPGA上解析第二回读数据响应过程中，若解析失败，则再次向主SPI Flash发送第二回读数据请求，重新请求主SPI Flash发送联接模式配置地址中存储的系统联接方式，流程如S40~50，在此不再赘述；若解析成功，则根据系统联接方式执行多片SPI Flash对主FPGA的启动配置，具体地：
在本发明实施例中，如图2所示，系统联接方式为并联方式时，即多片SPI Flash与主FPGA并联时，多片SPI Flash还包括：一片从SPI Flash。利用现有SPI Flash和FPGA接口，在系统联接方式为并联方式时重新定义接口连接情况，比如图2示意了重新定义的主FPGA与每一片SPI Flash的接口连接情况，可见在并联方式下，主FPGA的低位数据接口Data[0]、Data[1]、Data[2]、Data[3]分别与主SPI Flash的数据接口D0、D1、D2、D3连接，主FPGA的高位数据接口Data[4]_cs2、Data[5]_cs3、Data[6]_cs4、Data[7]_cs5与从SPI Flash的数据接口D0、D1、D2、D3连接，主FPGA的时钟接口Spi_clk与主SPI Flash、从SPI Flash的时钟接口Spi_clk连接，主FPGA的片选接口Spi_cs0、Spi_cs1分别与主SPI Flash、从SPI Flash的片选接口cs连接。对应图2所示的系统联接方式，执行多片SPI Flash对主FPGA的启动配置过程如图3所示，包括：
S501、当多片SPI Flash与主FPGA并联时，主FPGA根据接收的第一回读数据响应中解析出的数据位宽模式，将启动配置系统中多片SPI Flash的数据线合并为一条数据总线，同时向每一片SPI Flash发送包括该片SPI Flash的数据存储地址的第三回读数据请求。
在本发明实施例中，在主FPGA上根据从第一回读数据响应中解析出的数据位宽模式，将多片SPI Flash的数据线合并为一条数据总线，实现总线拓宽，比如图2所示主SPIFlash、从SPI Flash与主FPGA的并联方式，若解析出的数据位宽模式为x4，则合并后的数据总线支持的数据位宽，即主SPI Flash、从SPI Flash支持的数据位宽模式由原来的x4变为了/>。同时，主SPI Flash、从SPI Flash与主FPGA是并联方式，主FPGA可以同时访问主SPI Flash、从SPI Flash，则同时向每一片SPI Flash发送第三回读数据请求，第三回读数据请求中携带的每一片SPI Flash的数据存储地址也是预先与主FPGA约定好的。
S502、每一片SPI Flash接收第三回读数据请求，并从第三回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址中读取对应的配置数据流文件，同时向主FPGA发送包括该配置数据流文件的第三回读数据响应。
本发明实施例中，每一片SPI Flash(主SPI Flash、从SPI Flash)上均预先分配存储有其数据存储地址对应的配置数据流文件，主SPI Flash存储有数据位宽模式，从SPIFlash在与数据位宽模式存储的相同地址位置处包含一个同步码，匹配后开始读取存储在从SPI Flash的配置数据流文件，从SPI Flash取出的配置数据流文件作为高位数据，主SPIFlash读取的数据作为低位数据。每一片SPI Flash接收到主FPGA发送的第三回读数据请求后，同时从各自的数据存储地址中读取预先存储的配置数据流文件，并把各自读取的配置数据流文件通过第三回读数据响应发送于主FPGA。
S503、主FPGA接收每一片SPI Flash发来的第三回读数据响应，并从该第三回读数据响应中解析出该片SPI Flash读取的配置数据流文件；根据每一片SPI Flash读取的配置数据流文件实现多片SPI Flash对主FPGA的启动配置。
在发明实施例中，在主FPGA上解析每一片SPI Flash发送的第三回读数据响应中携带的配置数据流文件，并根据解析出的配置数据流文件按预先的高位数据、低位数据存储形式进行数据整合以实现多片SPI Flash对主FPGA的启动配置。
进一步地，在本发明实施例中，如图4、图5所示，系统联接方式为级联方式时，即多片SPI Flash与主FPGA级联时，多片SPI Flash还包括：不多于5片的从SPI Flash。利用现有SPI Flash和FPGA接口，在系统联接方式为级联方式时重新定义接口连接情况，图4示意了重新定义的1片主SPI Flash、1片从SPI Flash与主FPGA的接口连接情况，图5示意了重新定义的1片主SPI Flash、5片从SPI Flash与主FPGA的接口连接情况，以图5为例，可见在串联方式下，主FPGA的低位数据接口Data[0]、Data[1]、Data[2]、Data[3]分别与主SPI Flash、所有从SPI Flash的数据接口D0、D1、D2、D3连接，主FPGA的时钟接口Spi_clk与主SPIFlash、所有从SPI Flash的时钟接口Spi_clk连接，主FPGA的片选接口Spi_cs0、Spi_cs1，以及主FPGA的高位数据接口Data[4]_cs2、Data[5]_cs3、Data[6]_cs4、Data[7]_cs5分别与主SPI Flash、所有从SPI Flash的片选接口cs连接。对应图4、图5所示的系统联接方式，执行多片SPI Flash对主FPGA的启动配置过程如图6所示，包括：
S50_1、当多片SPI Flash与主FPGA级联时，主FPGA根据接收的第一回读数据响应中解析出的数据位宽模式，将启动配置系统中多片SPI Flash的数据线更改为共用同一条数据总线，并确定多片SPI Flash访问顺序，按SPI Flash的访问顺序依次向每一片SPIFlash发送包括该片SPI Flash的数据存储地址的第四回读数据请求。
在本发明实施例中，类似S501，在主FPGA上根据从第二回读数据响应中解析出的数据位宽模式，将多片SPI Flash的数据线更改为共用同一条数据总线，比如图3所示主SPIFlash、从SPI Flash与主FPGA的级联方式，若解析出的数据位宽为x4，则多片SPI Flash的数据线均更改数据位宽为x4。
同时，对于系统联接方式为级联方式时，主FPGA确定访问的所有SPI Flash的数量及顺序，在同一时刻主FPGA只能访问启动配置系统中一片SPI Flash，本发明实施例中将高位数据信号Data[4]_cs2、Data[5]_cs3、Data[6]_cs4、Data[7]_cs5复用为片选信号，既可实现级联拓展，又不会增加新的端口，最大可进行6片SPI Flash级联如图5所示，可满足对FPGA上电启动时间宽裕的需求，且也可满足成本要求严格的需求。
S50_2、每一片SPI Flash接收第四回读数据请求，并从第四回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址读取对应的配置数据流文件，并依次向主FPGA发送包括该配置数据流文件的第四回读数据响应。
在本发明实施例中，类似S502，每一片SPI Flash上均预先分配存储有其数据存储地址对应的配置数据流文件，主SPI Flash包含数据位宽模式，从SPI Flash在与数据位宽模式存储的相同地址位置处包含一个同步码，匹配后开始读取存储在从SPI Flash的配置数据流文件，从SPI Flash取出的配置数据流文件作为高位数据，主SPI Flash读取的数据作为低位数据。每一片SPI Flash依次接收到主FPGA发送的第四回读数据请求后，分别从各自的数据存储地址中读取预先存储的配置数据流文件，并把各自读取的配置数据流文件通过第四回读数据响应依次发送于主FPGA。
S50_3、主FPGA接收每一片SPI Flash发来的第四回读数据响应，并从该第四回读数据响应中解析出该片SPI Flash读取的配置数据流文件；根据每一片SPI Flash读取的配置数据流文件实现多片SPI Flash对主FPGA的启动配置。
在发明实施例中，类似S503，与S503不同的是，S503中主FPGA是同时接收每一片SPI Flash读取的配置数据流文件，S50_3中主FPGA是依次接收每一片SPI Flash读取的配置数据流文件，并根据所有SPI Flash读取的配置数据流文件按预先的高位数据、低位数据存储形式进行数据整合以实现多片SPI Flash对主FPGA的启动配置。
进一步地，在本发明实施例中，启动配置系统还包括：至少一片从FPGA；
根据系统联接方式执行多片SPI Flash对主FPGA的启动配置，包括：
根据系统联接方式执行多片SPI Flash对主FPGA和所有从FPGA的启动配置，即请参见图7，本发明实施例提供的支持多片SPI Flash访问的FPGA启动配置方法，还包括
S60、主FPGA接收第二回读数据响应，并从第二回读数据响应中解析出系统联接模式，若解析失败，则再次向主SPI Flash发送包括联接模式配置地址的第二回读数据请求，若解析成功，则根据系统联接方式执行多片SPI Flash对主FPGA和所有从FPGA的启动配置。可见，本发明实施例可以实现多片SPI Flash对多片FPGA的启动配置。具体地：
在本发明实施例中，如图8所示，系统联接方式为级联方式，多片SPI Flash还包括：至少一片从SPI Flash；与主FPGA以级联方式连接的所有从SPI Flash和所有从FPGA的总片数不多于6。图8示意了重新定义的1片主SPI Flash、3片从SPI Flash、2片从FPGA与主FPGA的接口连接情况，通过4片SPI Flash 实现对3片FPGA的启动配置，图8中主FPGA的低位数据接口Data[0]、Data[1]、Data[2]、Data[3]分别与主SPI Flash、所有从SPI Flash的数据接口D0、D1、D2、D3，以及所有从FPGA的数据接口Data[0]、Data[1]、Data[2]、Data[3]连接，主FPGA的时钟接口Spi_clk与主SPI Flash、所有从SPI Flash、所有从FPGA的时钟接口Spi_clk连接，主FPGA的片选接口Spi_cs0、Spi_cs1，以及主FPGA的高位数据接口Data[4]_cs2、Data[5]_cs3分别与主SPI Flash、所有从SPI Flash的片选接口cs连接，主FPGA的高位数据接口Data[6]_cs4、Data[7]_cs5分别与所有从FPGA的片选接口Spi_cs0连接。对应图8所示的系统联接方式，执行多片SPI Flash对主FPGA和所有从FPGA的启动配置过程如图9所示，包括：
S601、当多片SPI Flash与主FPGA级联时，主FPGA根据接收的第一回读数据响应中解析出的数据位宽模式，将启动配置系统中多片SPI Flash的数据线更改为共用同一条数据总线，并确定每一片SPI Flash访问顺序，按SPI Flash的访问顺序依次向每一片SPIFlash发送包括该片SPI Flash的数据存储地址的第五回读数据请求。
在本发明实施例中，类似S50_1，在此不再赘述。
S602、每一片SPI Flash接收第五回读数据请求，并从第五回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址读取主FPGA对应的第一配置数据流文件，并依次向主FPGA发送包括该第一配置数据流文件的第五回读数据响应。
在本发明实施例中，类似S50_2，在此不再赘述。
S603、主FPGA接收第五回读数据响应，并从第五回读数据响应中解析出每一片SPIFlash读取的第一配置数据流文件，根据每一片SPI Flash读取的第一配置数据流文件实现多片SPI Flash对主FPGA的启动配置。
在本发明实施例中，类似S50_3，在此不再赘述，完成多片SPI Flash对主FPGA的启动配置。
S604、主FPGA确定每一片从FPGA的访问顺序，按FPGA的访问顺序依次执行上述主FPGA的启动配置过程以解析出每一片从FPGA对应的第二配置数据流文件，并依次向从FPGA发送包括每一片SPI Flash读取的第二配置数据流文件的配置数据流文件请求。
在本发明实施例中，完成主FPGA启动配置后，主FPGA再次确定配置从FPGA的数量及顺序，以及配置从FPGA时对应访问的所有SPI Flash的数量及顺序，在主FPGA上按照流程S601~S603，从每一片SPI Flash中读取从FPGA配置需要的第二配置数据流文件，并将读取的第二配置数据流文件发送于对应的从FPGA。
S605、从FPGA接收配置数据流文件请求，并从配置数据流文件请求中解析出每一片SPI Flash读取的第二配置数据流文件，根据每一片SPI Flash读取的第二配置数据流文件实现多片SPI Flash对从FPGA的启动配置。
在本发明实施例中，类似S50_3，在此不再赘述，完成多片SPI Flash对每一片从FPGA的启动配置。
进一步地，针对S30解析失败的情况，本发明实施例提供的支持多片SPI Flash访问的FPGA启动配置方法，还包括：
当主FPGA再次向主SPI Flash发送第一回读数据请求后，若依然解析失败，则将主FPGA连接的主SPI Flash的所有信号均输出固定电平，此时主FPGA或所有从FPGA的启动配置失败。这里，对于两次均无法正确解析出数据位宽模式的情况，本发明实施例给出了应对处理方案：将主FPGA连接的主SPI Flash的所有信号均输出固定电平，并判定主FPGA或所有从FPGA的启动配置失败。
进一步地，针对S50解析失败的情况，本发明实施例提供的支持多片SPI Flash访问的FPGA启动配置方法，还包括：
当主FPGA再次向主SPI Flash发送第二回读数据请求后，若依然解析失败，则将主FPGA连接的主SPI Flash的所有信号均输出固定电平，此时主FPGA或所有从FPGA的启动配置失败。这里，对于两次均无法正确解析出系统联接方式的情况，本发明实施例给出了应对处理方案：将主FPGA连接的主SPI Flash的所有信号均输出固定电平，并判定主FPGA或所有从FPGA的启动配置失败。
综上所述，本发明实施例提供的支持多片SPI Flash访问的FPGA启动配置方法，是针对现有FPGA启动配置方法存在配置时间长、成本较高的问题，提出的一种成本低且可以快速实现FPGA启动配置方法，具体地：本发明实施例应用于包括多片SPI Flash与一片主FPGA级联或并联的启动配置系统中，在启动配置系统中，按照级联方式或并联方式对多片SPI Flash与主FPGA接口的连接情况重新进行了定义，而在启动配置过程中，进一步提出了符合本发明实施例重新定义的接口连接情况对应的启动配置流程，配置过程中首先通过读取主SPI Flash上存储的数据位宽模式以修改多片SPI Flash与主FPGA的数据线连接方式，然后通过读取主SPI Flash上存储的系统联接方式以采用与系统联接方式对应的配置策略执行多片SPI Flash对主FPGA的启动配置。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看说明书及其附图，可理解并实现所述公开实施例的其他变化。在说明书中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，应用于包括多片SPI Flash与一片主FPGA的启动配置系统；其中，所述多片SPI Flash包括一片主SPIFlash；所述主FPGA采用的是Master SPI模式；
对应方法包括：
所述主FPGA启动上电，并向所述主SPI Flash发送包括数据位宽配置地址的第一回读数据请求；
所述主SPI Flash接收所述第一回读数据请求，并从所述第一回读数据请求中解析出所述数据位宽配置地址，从所述数据位宽配置地址中读取数据位宽模式，并向所述主FPGA发送包括数据位宽模式的第一回读数据响应；
所述主FPGA接收所述第一回读数据响应，并从所述第一回读数据响应中解析出所述数据位宽模式，若解析失败，则再次向所述主SPI Flash发送所述第一回读数据请求，若解析成功，则修改多片SPI Flash与主FPGA的数据线连接方式，并向所述主SPI Flash发送包括联接模式配置地址的第二回读数据请求；
所述主SPI Flash接收所述第二回读数据请求，并从所述第二回读数据请求中解析出所述联接模式配置地址，从所述联接模式配置地址中读取系统联接方式，并向所述主FPGA发送包括系统联接模式的第二回读数据响应；其中，所述系统联接方式包括：所述多片SPIFlash与所述主FPGA级联，或者，所述多片SPI Flash与所述主FPGA并联；
所述主FPGA接收所述第二回读数据响应，并从所述第二回读数据响应中解析出系统联接模式，若解析失败，则再次向所述主SPI Flash发送包括联接模式配置地址的第二回读数据请求，若解析成功，则根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置。
2.根据权利要求1所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，所述多片SPI Flash与所述主FPGA并联时，所述多片SPI Flash还包括：一片从SPI Flash。
3.根据权利要求2所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置的过程，包括：
当所述多片SPI Flash与所述主FPGA并联时，所述主FPGA根据接收的所述第一回读数据响应中解析出的所述数据位宽模式，将启动配置系统中多片SPI Flash的数据线合并为一条数据总线，同时向每一片SPI Flash发送包括该片SPI Flash的数据存储地址的第三回读数据请求；
每一片SPI Flash接收所述第三回读数据请求，并从所述第三回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址中读取对应的配置数据流文件，同时向所述主FPGA发送包括该配置数据流文件的第三回读数据响应；
所述主FPGA接收每一片SPI Flash发来的第三回读数据响应，并从该第三回读数据响应中解析出该片SPI Flash读取的配置数据流文件；根据每一片SPI Flash读取的配置数据流文件实现多片SPI Flash对所述主FPGA的启动配置。
4.根据权利要求1所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，所述多片SPI Flash与所述主FPGA级联时，所述多片SPI Flash还包括：不多于5片的从SPIFlash。
5.根据权利要求4所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置的过程，包括：
当所述多片SPI Flash与所述主FPGA级联时，所述主FPGA根据接收的所述第一回读数据响应中解析出的所述数据位宽模式，将启动配置系统中多片SPI Flash的数据线更改为共用同一条数据总线，并确定多片SPI Flash访问顺序，按SPI Flash的访问顺序依次向每一片SPI Flash发送包括该片SPI Flash的数据存储地址的第四回读数据请求；
每一片SPI Flash接收所述第四回读数据请求，并从所述第四回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址读取对应的配置数据流文件，并依次向所述主FPGA发送包括该配置数据流文件的第四回读数据响应；
所述主FPGA接收每一片SPI Flash发来的第四回读数据响应，并从该第四回读数据响应中解析出该片SPI Flash读取的配置数据流文件；根据每一片SPI Flash读取的配置数据流文件实现多片SPI Flash对所述主FPGA的启动配置。
6.根据权利要求1所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，所述启动配置系统还包括：至少一片从FPGA；
根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA的启动配置，包括：
根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA和所有从FPGA的启动配置。
7.根据权利要求6所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，所述多片SPI Flash与所述主FPGA级联时，所述多片SPI Flash还包括：至少一片从SPIFlash；
其中，与所述主FPGA以级联方式连接的所有从SPI Flash和所有从FPGA的总片数不多于6。
8.根据权利要求7所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，根据所述系统联接方式执行所述多片SPI Flash对所述主FPGA和所有从FPGA的启动配置的过程，包括：
当所述多片SPI Flash与所述主FPGA级联时，所述主FPGA根据接收的所述第一回读数据响应中解析出的所述数据位宽模式，将启动配置系统中多片SPI Flash的数据线更改为共用同一条数据总线，并确定每一片SPI Flash访问顺序，按SPI Flash的访问顺序依次向每一片SPI Flash发送包括该片SPI Flash的数据存储地址的第五回读数据请求；
每一片SPI Flash接收所述第五回读数据请求，并从所述第五回读数据请求中解析出该片SPI Flash的数据存储地址，从该数据存储地址读取主FPGA对应的第一配置数据流文件，并依次向所述主FPGA发送包括该第一配置数据流文件的第五回读数据响应；
所述主FPGA接收每一片SPI Flash发来的第五回读数据响应，并从该第五回读数据响应中解析出该片SPI Flash读取的第一配置数据流文件，根据每一片SPI Flash读取的第一配置数据流文件实现多片SPI Flash对所述主FPGA的启动配置；
所述主FPGA确定每一片从FPGA的访问顺序，按FPGA的访问顺序依次执行上述所述主FPGA的启动配置过程以解析出每一片从FPGA对应的第二配置数据流文件，并依次向所述从FPGA发送包括每一片SPI Flash读取的第二配置数据流文件的配置数据流文件请求；
所述从FPGA接收所述配置数据流文件请求，并从所述配置数据流文件请求中解析出每一片SPI Flash读取的第二配置数据流文件，根据每一片SPI Flash读取的第二配置数据流文件实现多片SPI Flash对所述从FPGA的启动配置。
9.根据权利要求1或6所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，当所述主FPGA再次向所述主SPI Flash发送所述第一回读数据请求后，若依然解析失败，则将所述主FPGA连接的所述主SPI Flash的所有信号均输出固定电平，此时所述主FPGA或所有从FPGA的启动配置失败。
10.根据权利要求1或6所述的支持多片SPI Flash访问的FPGA启动配置方法，其特征在于，当所述主FPGA再次向所述主SPI Flash发送所述第二回读数据请求后，若依然解析失败，则将所述主FPGA连接的所述主SPI Flash的所有信号均输出固定电平，此时所述主FPGA或所有从FPGA的启动配置失败。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088132B1 (en) * 2004-03-25 2006-08-08 Lattice Semiconductor Corporation Configuring FPGAs and the like using one or more serial memory devices
CN104360876A (zh) * 2014-10-22 2015-02-18 深圳市国微电子有限公司 一种基于sopc的boot启动与fpga配置方法及装置
WO2015154538A1 (zh) * 2014-07-08 2015-10-15 中兴通讯股份有限公司 存储器的启动方法及装置
CN106681944A (zh) * 2016-11-25 2017-05-17 南京美乐威电子科技有限公司 一种基于单spi闪存的fx3‑fpga快速启动方法及系统
CN108197063A (zh) * 2017-12-29 2018-06-22 西安智多晶微电子有限公司 Fpga的spi接口主动串行配置方法及装置
CN112306726A (zh) * 2020-10-20 2021-02-02 中国电子科技集团公司第五十二研究所 一种抗单粒子翻转系统及方法
CN112749113A (zh) * 2021-01-15 2021-05-04 苏州浪潮智能科技有限公司 一种数据交互的方法、系统、设备及介质
CN114237676A (zh) * 2021-12-28 2022-03-25 湖南云箭智能科技有限公司 一种fpga逻辑更新方法、装置、设备及可读存储介质
CN114237122A (zh) * 2021-12-17 2022-03-25 合肥腾芯微电子有限公司 一种对sram型fpga进行配置、回读和刷新的电路和操作方法
WO2022227473A1 (zh) * 2021-04-29 2022-11-03 广东湾区智能终端工业设计研究院有限公司 一种spi访问控制方法、系统、计算设备及存储介质

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088132B1 (en) * 2004-03-25 2006-08-08 Lattice Semiconductor Corporation Configuring FPGAs and the like using one or more serial memory devices
WO2015154538A1 (zh) * 2014-07-08 2015-10-15 中兴通讯股份有限公司 存储器的启动方法及装置
CN104360876A (zh) * 2014-10-22 2015-02-18 深圳市国微电子有限公司 一种基于sopc的boot启动与fpga配置方法及装置
CN106681944A (zh) * 2016-11-25 2017-05-17 南京美乐威电子科技有限公司 一种基于单spi闪存的fx3‑fpga快速启动方法及系统
CN108197063A (zh) * 2017-12-29 2018-06-22 西安智多晶微电子有限公司 Fpga的spi接口主动串行配置方法及装置
CN112306726A (zh) * 2020-10-20 2021-02-02 中国电子科技集团公司第五十二研究所 一种抗单粒子翻转系统及方法
CN112749113A (zh) * 2021-01-15 2021-05-04 苏州浪潮智能科技有限公司 一种数据交互的方法、系统、设备及介质
WO2022227473A1 (zh) * 2021-04-29 2022-11-03 广东湾区智能终端工业设计研究院有限公司 一种spi访问控制方法、系统、计算设备及存储介质
CN114237122A (zh) * 2021-12-17 2022-03-25 合肥腾芯微电子有限公司 一种对sram型fpga进行配置、回读和刷新的电路和操作方法
CN114237676A (zh) * 2021-12-28 2022-03-25 湖南云箭智能科技有限公司 一种fpga逻辑更新方法、装置、设备及可读存储介质

Non-Patent Citations (9)

* Cited by examiner, † Cited by third party
Title
PAULINO RUIZ-DE-CLAVIJO等: ""Minimalistic SDHC-SPI hardware reader module for boot loader applications"", 《MICROELECTRONICS JOURNAL》, vol. 67 *
刘沛文;虞亚君;: ""基于FPGA的16位宽加载电路的8位宽加载方法"", 《电子与封装》, no. 10 *
周刚;曹健辉;彭勃;: ""基于FPGA片内Flash实现数据的动态加载和读取"", 《通信技术》, no. 03 *
李嘉琛;杨光;: ""基于FPGA的SPI FLASH数据存储系统设计"", 《仪器仪表用户》, no. 06 *
李平;吴晓;山寿: "\'基于SPI FLASH的FPGA多重配置"", 《现代电子技术》, no. 22 *
王莹莹;周鹏;牟军;: ""Xilinx公司FPGA配置方法分析及实现"", 《电子质量》, no. 08 *
赖川等: ""基于STM32F407的FPGA动态加载设计"", 《通信技术》, vol. 55, no. 03 *
郝天琪;孟立凡;孙玉环;: ""一种批量FPGA远程并行智能升级的方案"", 《电子器件》, no. 04 *
魏;罗小成;华伊;张朝路;钟鸣;: ""Virtex7系列FPGA宇航应用存储电路与配置加载设计"", 《信息通信》, no. 09 *

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