CN116566402A - Ldpc译码方法、电路和电子设备 - Google Patents

Ldpc译码方法、电路和电子设备 Download PDF

Info

Publication number
CN116566402A
CN116566402A CN202310573316.9A CN202310573316A CN116566402A CN 116566402 A CN116566402 A CN 116566402A CN 202310573316 A CN202310573316 A CN 202310573316A CN 116566402 A CN116566402 A CN 116566402A
Authority
CN
China
Prior art keywords
code block
signal
determining
decoding
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310573316.9A
Other languages
English (en)
Inventor
张�杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spreadtrum Communications Shanghai Co Ltd
Original Assignee
Spreadtrum Communications Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spreadtrum Communications Shanghai Co Ltd filed Critical Spreadtrum Communications Shanghai Co Ltd
Priority to CN202310573316.9A priority Critical patent/CN116566402A/zh
Publication of CN116566402A publication Critical patent/CN116566402A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)

Abstract

本申请涉及通信芯片领域，尤其涉及一种LDPC译码方法、电路和电子设备。一种LDPC译码方法，该方法包括：依次接收比特率处理模块为各码块发送的第一信号，以及解速率匹配模块为各所述码块发送的第二信号；根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数；依次将各所述码块的所述最大迭代次数发送至所述LDPC译码模块，用于LDPC译码模块分别根据各所述码块的最大迭代次数对各所述码块执行译码。

Description

LDPC译码方法、电路和电子设备
【技术领域】
本申请涉及通信芯片领域，尤其涉及一种LDPC译码方法、电路和电子设备。
【背景技术】
低密度奇偶校验码(LDPC码)是一种线性分组码，性能优异、译码简单，易于进行理论分析和研究。在LDPC译码过程中，首先需要获取码块每比特的对数似然比(LogLikelihood Ratios，LLR)，然后通过不断的迭代更新以修正码块的比特错误。但是，LDPC码的译码迭代过程会占用大量的译码器运算单元，如果不考虑实际情况直接固定对码块的迭代次数，会导致LDPC译码模块的硬件资源浪费，增加整个芯片的功耗。
【发明内容】
本发明实施例提供了一种LDPC译码方法、电路和电子设备，用于解决现有技术中无法根据实际情况确定码块迭代次数的问题。
第一方面，本发明实施例提供了一种LDPC译码方法，所述方法包括：
依次接收比特率处理模块为各码块发送的第一信号，以及解速率匹配模块为各所述码块发送的第二信号；
根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数；
依次将各所述码块的所述最大迭代次数发送至LDPC译码模块，用于所述LDPC译码模块分别根据各所述码块的最大迭代次数对各所述码块执行译码。
可选的，所述根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数之前，所述方法还包括：
获取终端设备的硬件资源信息；
根据所述终端设备的硬件资源信息确定译码模式；
所述译码模式包括第一译码模式和第二译码模式。
可选的，所述根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数，包括：
当确定通过第一译码模式进行译码时，根据所述第一信号和所述第二信号确定出处理剩余码块所需的时间周期，并确定出物理下行共享信道PDSCH可译码周期；
当所述PDSCH可译码周期大于所述处理剩余码块所需的时间周期时，确定第一码块的最大迭代次数为预设的高效能最大迭代次数，所述第一码块为当前待处理的码块；
当所述PDSCH可译码周期小于所述处理剩余码块所需的时间周期时，确定所述第一码块的最大迭代次数为预设的低效能最大迭代次数。
可选的，所述根据所述第一信号和所述第二信号确定出处理剩余码块所需的时间周期，并确定出物理下行共享信道PDSCH可译码周期，包括：
当所述第一码块为初始码块时，响应于所述第一信号中的触发信号和动态迭代使能信号，控制时钟计算模块根据所述第一信号中的基图选择信号、扩展因子、扩展因子长度，所述第二信号中的对数似然比llr使能信号、llr扩展因子起始位置、llr扩展因子结束位置确定所述第一码块一次迭代所需的时钟数；
当接收到所述时钟计算模块发送的迭代时钟数计算完成信号时，根据所述第一码块进行一次迭代所需的时钟数、预设的高效能最大迭代次数、预设的低效能最大迭代次数、所述第一信号中的mimo处理一个码块的时间周期，以及码块数量确定出处理剩余码块所需的时间周期的初始值；
将所述处理剩余码块所需的时间周期的初始值确定为所述处理剩余码块所需的时间周期；
将预设的第一PDSCH可译码周期确定为所述PDSCH可译码周期。
可选的，将第一码块的最大迭代次数发送至所述LDPC译码模块之后，所述方法还包括：对所述处理剩余码块所需的时间周期和所述PDSCH可译码周期进行更新：
响应于LDPC译码模块发送的第三信号，确定LDPC译码模块完成对所述第一码块的译码，根据所述第三信号确定LDPC译码模块执行一次译码所需要的时间周期，并确定是否存在剩余码块，其中，所述LDPC译码模块执行一次译码所需要的时间周期为所述LDPC译码模块对所述第一码块执行译码的译码周期；
当存在剩余码块时，根据所述第三信号中LDPC译码模块执行一次译码所需要的时间周期更新所述PDSCH可译码周期，并更新所述处理剩余码块所需的时间周期；
重新根据更新后的处理剩余码块所需的时间周期，以及更新后的PDSCH可译码周期确定剩余各码块的最大迭代次数。
可选的，所述根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数，所述方法还包括：
当确定通过第二译码模式进行译码时，根据所述第一信号和所述第二信号确定出处理剩余码块所需的时间周期；
根据所述处理剩余码块所需的时间周期，以及预设的第一PDSCH可译码周期依次确定各所述码块的最大迭代次数；
其中，所述第一PDSCH可译码周期不随码块的处理过程更新。
可选的，所述方法还包括：
根据所述第二信号中的llr扩展因子起始位置和llr扩展因子结束位置确定所述第一码块中未包含数据的区域；
停止对当前待处理码块中未包含数据的区域译码。
第二方面，本发明实施例提供了一种LDPC译码电路，包括：
接收模块，依次接收比特率处理模块为各码块发送的第一信号，以及解速率匹配模块为各所述码块发送的第二信号；
确定模块，根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数；
处理模块，依次将各所述码块的所述最大迭代次数发送至LDPC译码模块，用于所述LDPC译码模块分别根据各所述码块的最大迭代次数对各所述码块执行译码。
第三方面，本发明实施例提供了一种电子设备，包括：
至少一个处理器；以及
与所述处理器通信连接的至少一个存储器，其中：
所述存储器存储有可被所述处理器执行的程序指令，所述处理器调用所述程序指令能够执行如第一方面任一所述的方法。
第四方面，本发明实施例提供了一种计算机可读存储介质，所述计算机可读存储介质包括存储的程序，其中，在所述程序运行时控制所述计算机可读存储介质所在设备执行如第一方面任一所述的方法。
通过上述方案，解决了传统的LDPC译码模块利用率不高的问题，提高LDPC译码模块的硬件资源利用率，减少硬件资源消耗。进一步地，可以提高芯片利用率，有效降低芯片功耗。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明实施例提供的一种LDPC译码系统的结构示意图；
图2为本发明实施例提供的一种LDPC译码方法的流程图；
图3为本发明实施例提供的一种LDPC译码电路的结构示意图；
图4为本发明实施例提供的一种电子设备的结构示意图。
【具体实施方式】
为了更好的理解本发明的技术方案，下面结合附图对本发明实施例进行详细描述。
应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例首先提供了一种LDPC译码系统的结构图。如图1所示，LDPC译码系统中包含LDPC配置模块110、比特率处理模块(BRP模块)120、解速率匹配模块(DRM模块)130和LDPC译码模块140。其中，LDPC配置模块上又设置有时钟计算模块。LDPC配置模块分别与BRP模块、DRM模块和LDPC译码模块之间通信连接，实现信号的传输与交互。
LDPC配置模块中预配置有两种译码模式，第一译码模式和第二译码模式，可以根据终端设备的硬件资源信息确定在不同场景下执行哪种译码方式。同时，LDPC配置模块中预配置有一个高效能最大迭代次数，和一个低效能最大迭代次数，可以结合不同的实际场景选择高效能，或低效能最大迭代次数对码块进行译码。具体的，LDPC配置模块可以分别根据从BRP模块和DRM模块接收到的信号，确定出处理芯片的实时状态，从而确定码块需要通过高效能最大迭代次数进行迭代，或是通过低效能最大迭代次数进行迭代。
LDPC译码模块用于根据确定出的各码块的最大迭代次数，具体执行对各码块的译码。
如图2所示，为本发明实施例提供了一种LDPC译码方法，该方法的具体步骤包括：
S201，依次接收比特率处理模块为各码块发送的第一信号，以及解速率匹配模块为各码块发送的第二信号。
具体的，终端设备执行LDPC译码时，需要依次执行对各码块的译码。以一个码块为例，通过执行S201获取BRP模块和LDPC模块为该码块发送的第一信号和第二信号，并通过执行后续步骤确定出该码块的最大迭代次数。在通过执行后续步骤完成对该码块的译码后，再执行对后续码块的译码，直至完成对所有码块的译码。
S202，根据第一信号以及第二信号，从预设的迭代次数中确定出各码块的最大迭代次数。
具体的，响应于BRP模块所输入的第一信号中的启动触发信号(start)，以及动态迭代使能信号(dyn_ite_en)，开始对当前待处理的第一码块的最大迭代次数进行计算。
LDPC配置模块接收终端设备的硬件资源信息，并据此确定本次需要执行的译码模式。译码模式包括第一译码模式和第二译码模式。一般的，当终端设备硬件资源充足时，会执行第一译码模式；当终端设备硬件资源不足时，会执行第二译码模式。
LDPC配置模块在确定出译码模式后，会通过接收到的第一信号和第二信号确定出参考时间周期，即处理剩余码块所需的时间周期(t_deadline)。并确定出实际处理周期，即物理下行共享信道(Physical Downlink Shared Channel，PDSCH)可译码周期(t_pdsch)，并通过对t_deadline和t_pdsch进行比较来确定第一码块的最大迭代次数。可选的，在不同的译码模式中，t_pdsch的确定方式不同，在第一译码模式中，当待处理码块为初始码块时，使用预设的第一t_pdsch进行计算，后续的t_pdsch需要在计算过程中进行更新，而在第二译码模式中，始终使用预设的第一t_pdsch进行计算。
具体的，第一译码模式采用循环迭代的处理方式进行迭代，当确定第一码块的最大迭代次数后，对t_deadline的初始值和预设的第一t_pdsch进行更新，并通过更新后的t_deadline’和t_pdsch’确定后续码块，如第二码块的最大迭代次数，在完成对该码块的译码后，继续进行更新，实现循环迭代，直至所有码块全部输出最大迭代次数。
在执行第一译码模式时，如果第一码块为初始码块，LDPC配置模块需要首先进入计算迭代时钟数状态，通过调用时钟计算模块，根据第一信号中的基图选择信号(bg_idx)、扩展因子(Zc)、扩展因子长度(llr_lenofzc)，以及第二信号中的llr使能信号(llr_en)、llr扩展因子起始位置(llr_startof_zc)和llr扩展因子结束位置(llr_endof_zc)确定第一码块进行一次迭代所需要的时钟数(ite_cyc_cnt)。
其中，为了提高LDPC的译码效率，对于所传递的信号中不存在数据的部分可以不进行译码，所以需要根据第二信号中llr扩展因子起始位置和llr扩展因子结束位置的记录，确定出无需对哪些部分进行译码。
当时钟计算模块确定出第一码块进行一次迭代所需要的时钟数后，会向LDPC配置模块发送迭代时钟数计算完成信号(ite_cyc_done)。LDPC配置模块响应于接收到迭代时钟数计算完成信号，进入时间周期初始化状态，确定t_deadline的初始值。
具体的，LDPC配置模块分别根据预先配置的高效能最大迭代次数UH和低效能最大迭代次数IL与第一码块进行一次迭代所需要的时钟数相乘，确定出第一码块分别在高、低效能最大迭代次数下进行迭代的时间周期t_h和t_l。
LDPC配置模块根据从第一信号中接收的，mimo处理一个码块的时间周期(t_mimo)，以及t_h和t_l，确定出处理一个码块的实际时间周期(t_cbdelay＝max{t_mimo，t_l})，从而确定出处理剩余码块的时间周期(t_deadline＝t_h+t_cbdelay*(cb_num-1))的初始值。
其中，为了保证可以对所有码块均完成处理，处理一个码块的实际时间周期应取t_mimo与t_l中的最大值；处理剩余码块的时间周期则由处理一个码块的实际时间周期与码块的数量确定。
LDPC配置模块将确定出的t_deadline的初始值确定为第一码块的t_deadline，并将预设的第一t_pdsch确定为第一码块的t_pdsch，通过比较t_deadline和t_pdsch来确定第一码块的最大迭代次数。
LDPC配置模块在分别确定出t_deadline和t_pdsch后，进入更新最大迭代次数状态，对计算得到的t_deadline与t_pdsch进行比较，当t_pdsch＞t_deadline时，确定剩余时间不足，确定高效能最大迭代次数IH为第一码块的最大迭代次数；当t_pdsch＜t_deadline时，确定剩余时间充足，确定低效能最大迭代次数IL为第一码块的最大迭代次数。
第二译码模式采用内部寄存、码块计数的方式进行迭代。在完成对初始码块最大迭代次数的计算后，只会对t_deadline进行更新，而不会对t_pdsch进行更新。
S203，依次将各码块的最大迭代次数发送至LDPC译码模块，用于LDPC译码模块分别根据各码块的最大迭代次数对各码块执行译码。
具体的，当执行第一译码模式时，LDPC配置模块在确定出第一码块的最大迭代次数后，向LDPC译码模块输出迭代次数的使能信号(ite_max_done)，以及第一码块的最大迭代次数信号(ite_max)。LDPC译码模块在接收到这两种信号后，会根据ite_max确定出对第一码块执行译码时的最大迭代次数，并根据确定出的最大迭代次数执行译码。LDPC译码模块在完成对第一码块的译码之后，会向LDPC配置模块反馈第三信号。第三信号中包括译码完成信号(ldpc_dec_done)，用于表征结束一次译码，可以开始执行对下一个码块的译码，以及LDPC译码模块执行一次译码所需要的时间周期，即LDPC译码模块对第一码块执行译码所用时间。
LDPC模块在接收到第三信号后，会确定是否还有剩余码块。如果还存在有剩余码块待进行译码，则重新跳转到码块处理间隙更新时间周期状态，基于第三信号中的LDPC译码模块执行一次译码所需要的时间周期更新确定剩余码块的t_pdsch’，并与更新后的t_deadline’进行比较，以确定出后续码块，如第二码块的最大迭代次数，发送至LDPC译码模块执行译码。以此类推，直至全部码块均完成译码后，返回初始状态。
其中，LDPC配置模块在确定出处理剩余码块的时间周期后，进入码块处理间隙更新时间周期状态，利用第一信号中mimo处理一个码块的时间周期与LDPC译码模块执行一次译码所需要的时间周期间的处理时间差，确定处理一个码块的实际时间周期(t_use)。从而在更新PDSCH译码时间周期状态下，更新确定出PDSCH可译码周期(t_pdsch’＝t_pdsch-t_use)。并通过t_cbdelay实现对t_deadline’的更新(t_deadline’＝t_deadline-t_cbdelay)
第二译码模式采用内部寄存、码块计数的方式进行迭代。与第一译码模式相比，第二译码模式将第一t_pdsch确定为预设的固定值，始终使用第一t_pdsch作为t_pdsch进行计算。当第一码块完成译码后，需要对后续码块执行译码时，LDPC配置模块不再进入码块处理间隙更新时间周期状态和更新PDSCH译码时间周期状态对t_pdsch进行更新，而是始终停留在更新最大迭代次数状态，通过更新后的t_deadline’与预设的t_pdsch进行比较，以确定其余码块的最大迭代次数。
LDPC配置模块在确定出t_deadline后，根据第一码块每次进行迭代时的时钟上升沿进行减1计数，当达到第一信号中，第一码块申请计算的最大迭代次数时，与计算出的t_deadline进行比较，从而确定出第一码块的最大迭代次数为IH或IL。
当执行第二译码模式时，在确定出第一码块的最大迭代次数后，确定并输出第一码块的ite_max至LDPC译码模块执行译码。如果后续还有码块未完成译码，则一直停留在更新最大迭代次数状态模块，等待每个码块的最大迭代次数(cb_req)进行判断后，向LDPC译码模块输出该码块的最大迭代次数。以此类推，直至全部码块均完成译码后，返回初始状态。
本发明实施例通过动态配置高效能最大迭代次数和低效能最大迭代次数，使得LDPC译码模块在并行度较低的情况下，仍然可以达到与高并行度相同的性能。解决了传统的LDPC译码模块利用率不高的问题，提高LDPC译码模块的硬件资源利用率，减少硬件资源消耗。进一步地，可以提高芯片利用率，有效降低芯片功耗。
对应上述LDPC译码方法，本发明实施例还提供了一种LDPC译码电路。参见图3，为本发明实施例提供的一种LDPC译码电路的结构示意图。如图3所示，该电路可以包括：接收模块301、确定模块302和处理模块303。
接收模块301，依次接收比特率处理模块为各码块发送的第一信号，以及解速率匹配模块为各码块发送的第二信号；
确定模块302，根据第一信号以及第二信号，从预设的迭代次数中确定出各码块的最大迭代次数；
处理模块303，依次将各码块的最大迭代次数发送至LDPC译码模块，用于LDPC译码模块分别根据各码块的最大迭代次数对各码块执行译码。
图3所示实施例提供的LDPC译码装置可用于执行本说明书所示方法实施例的技术方案，其实现原理和技术效果可以进一步参考方法实施例中的相关描述。
图4为本说明书电子设备一个实施例的结构示意图。电子设备可以实现为本发明所提供的终端设备。如图4所示，上述电子设备可以包括至少一个处理器；以及与上述处理单元通信连接的至少一个存储器，其中：存储器存储有可被处理单元执行的程序指令，上述处理器调用上述程序指令能够执行本实施例提供的LDPC译码方法。
其中，上述电子设备可以为能够与用户进行智能对话的设备，本说明书实施例对上述电子设备的具体形式不作限定。可以理解的是，这里的电子设备即为方法实施例中提到的机器。
图4示出了适于用来实现本说明书实施方式的示例性电子设备的框图。图4显示的电子设备仅仅是一个示例，不应对本说明书实施例的功能和使用范围带来任何限制。
如图4所示，电子设备以通用计算设备的形式表现。电子设备的组件可以包括但不限于：一个或者多个处理器410、通信接口420、存储器430，连接不同系统组件(包括存储器430、通信接口420和处理器410)的通信总线440。
通信总线440表示几类总线结构中的一种或多种，包括存储器总线或者存储器控制器，外围总线，图形加速端口，处理器或者使用多种总线结构中的任意总线结构的局域总线。举例来说，这些体系结构包括但不限于工业标准体系结构(Industry StandardArchitecture；以下简称：ISA)总线，微通道体系结构(Micro Channel Architecture；以下简称：MAC)总线，增强型ISA总线、视频电子标准协会(Video Electronics StandardsAssociation；以下简称：VESA)局域总线以及外围组件互连(Peripheral ComponentInterconnection；以下简称：PCI)总线。
电子设备典型地包括多种计算机系统可读介质。这些介质可以是任何能够被电子设备访问的可用介质，包括易失性和非易失性介质，可移动的和不可移动的介质。
存储器430可以包括易失性存储器形式的计算机系统可读介质，例如随机存取存储器(Random Access Memory；以下简称：RAM)和/或高速缓存存储器。电子设备可以进一步包括其它可移动/不可移动的、易失性/非易失性计算机系统存储介质。存储器430可以包括至少一个程序产品，该程序产品具有一组(例如至少一个)程序模块，这些程序模块被配置以执行本说明书各实施例的功能。
具有一组(至少一个)程序模块的程序/实用工具，可以存储在存储器430中，这样的程序模块包括——但不限于——操作系统、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。程序模块通常执行本说明书所描述的实施例中的功能和/或方法。
处理器410通过运行存储在存储器430中的程序，从而执行各种功能应用以及数据处理，例如实现本说明书所示实施例提供的LDPC译码方法。
本说明书实施例提供一种非暂态计算机可读存储介质，所述非暂态计算机可读存储介质存储计算机指令，所述计算机指令使所述计算机执行本说明书所示实施例提供的LDPC译码方法。
上述非暂态计算机可读存储介质可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(Read Only Memory；以下简称：ROM)、可擦式可编程只读存储器(Erasable ProgrammableRead Only Memory；以下简称：EPROM)或闪存、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本文件中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括——但不限于——电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。
计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括——但不限于——无线、电线、光缆、RF等等，或者上述的任意合适的组合。
可以以一种或多种程序设计语言或其组合来编写用于执行本说明书操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LocalArea Network；以下简称：LAN)或广域网(Wide Area Network；以下简称：WAN)连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
上述对本说明书特定实施例进行了描述。其它实施例在所附权利要求书的范围内。在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本说明书的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本说明书的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本说明书的实施例所属技术领域的技术人员所理解。
取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。类似地，取决于语境，短语“如果确定”或“如果检测(陈述的条件或事件)”可以被解释成为“当确定时”或“响应于确定”或“当检测(陈述的条件或事件)时”或“响应于检测(陈述的条件或事件)”。
需要说明的是，本说明书实施例中所涉及的终端可以包括但不限于个人计算机(Personal Computer；以下简称：PC)、个人数字助理(Personal Digital Assistant；以下简称：PDA)、无线手持设备、平板电脑(Tablet Computer)、手机、MP3播放器、MP4播放器等。
在本说明书所提供的实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，在本说明书各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机装置(可以是个人计算机，服务器，或者网络装置等)或处理器(Processor)执行本说明书各个实施例所述方法的部分步骤。
以上所述仅为本说明书的较佳实施例而已，并不用以限制本说明书，凡在本说明书的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本说明书保护的范围之内。

Claims (10)

1.一种LDPC译码方法，其特征在于，所述方法包括：
依次接收比特率处理模块为各码块发送的第一信号，以及解速率匹配模块为各所述码块发送的第二信号；
根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数；
依次将各所述码块的所述最大迭代次数发送至LDPC译码模块，用于所述LDPC译码模块分别根据各所述码块的最大迭代次数对各所述码块执行译码。
2.根据权利要求1所述的方法，其特征在于，所述根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数之前，所述方法还包括：
获取终端设备的硬件资源信息；
根据所述终端设备的硬件资源信息确定译码模式；
所述译码模式包括第一译码模式和第二译码模式。
3.根据权利要求1所述的方法，其特征在于，所述根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数，包括：
当确定通过第一译码模式进行译码时，根据所述第一信号和所述第二信号确定出处理剩余码块所需的时间周期，并确定出物理下行共享信道PDSCH可译码周期；
当所述PDSCH可译码周期大于所述处理剩余码块所需的时间周期时，确定第一码块的最大迭代次数为预设的高效能最大迭代次数，所述第一码块为当前待处理的码块；
当所述PDSCH可译码周期小于所述处理剩余码块所需的时间周期时，确定所述第一码块的最大迭代次数为预设的低效能最大迭代次数。
4.根据权利要求3所述的方法，其特征在于，所述根据所述第一信号和所述第二信号确定出处理剩余码块所需的时间周期，并确定出物理下行共享信道PDSCH可译码周期，包括：
当所述第一码块为初始码块时，响应于所述第一信号中的触发信号和动态迭代使能信号，控制时钟计算模块根据所述第一信号中的基图选择信号、扩展因子、扩展因子长度，所述第二信号中的对数似然比llr使能信号、llr扩展因子起始位置、llr扩展因子结束位置确定所述第一码块一次迭代所需的时钟数；
当接收到所述时钟计算模块发送的迭代时钟数计算完成信号时，根据所述第一码块进行一次迭代所需的时钟数、预设的高效能最大迭代次数、预设的低效能最大迭代次数、所述第一信号中的mimo处理一个码块的时间周期，以及码块数量确定出处理剩余码块所需的时间周期的初始值；
将所述处理剩余码块所需的时间周期的初始值确定为所述处理剩余码块所需的时间周期；
将预设的第一PDSCH可译码周期确定为所述PDSCH可译码周期。
5.根据权利要求1至4任一项所述的方法，其特征在于，将第一码块的最大迭代次数发送至所述LDPC译码模块之后，所述方法还包括：对所述处理剩余码块所需的时间周期和所述PDSCH可译码周期进行更新：
响应于LDPC译码模块发送的第三信号，确定LDPC译码模块完成对所述第一码块的译码，根据所述第三信号确定LDPC译码模块执行一次译码所需要的时间周期，并确定是否存在剩余码块，其中，所述LDPC译码模块执行一次译码所需要的时间周期为所述LDPC译码模块对所述第一码块执行译码的译码周期；
当存在剩余码块时，根据所述第三信号中LDPC译码模块执行一次译码所需要的时间周期更新所述PDSCH可译码周期，并更新所述处理剩余码块所需的时间周期；
重新根据更新后的处理剩余码块所需的时间周期，以及更新后的PDSCH可译码周期确定剩余各码块的最大迭代次数。
6.根据权利要求1所述的方法，其特征在于，所述根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数，所述方法还包括：
当确定通过第二译码模式进行译码时，根据所述第一信号和所述第二信号确定出处理剩余码块所需的时间周期；
根据所述处理剩余码块所需的时间周期，以及预设的第一PDSCH可译码周期依次确定各所述码块的最大迭代次数；
其中，所述第一PDSCH可译码周期不随码块的处理过程更新。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：
根据所述第二信号中的llr扩展因子起始位置和llr扩展因子结束位置确定所述第一码块中未包含数据的区域；
停止对当前待处理码块中未包含数据的区域译码。
8.一种LDPC译码电路，其特征在于，包括：
接收模块，依次接收比特率处理模块为各码块发送的第一信号，以及解速率匹配模块为各所述码块发送的第二信号；
确定模块，根据所述第一信号以及所述第二信号，从预设的迭代次数中确定出各码块的最大迭代次数；
处理模块，依次将各所述码块的所述最大迭代次数发送至LDPC译码模块，用于所述LDPC译码模块分别根据各所述码块的最大迭代次数对各所述码块执行译码。
9.一种电子设备，其特征在于，包括：
至少一个处理器；以及
与所述处理器通信连接的至少一个存储器，其中：
所述存储器存储有可被所述处理器执行的程序指令，所述处理器调用所述程序指令能够执行如权利要求1至7任一所述的方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质包括存储的程序，其中，在所述程序运行时控制所述计算机可读存储介质所在设备执行权利要求1至7任一所述的方法。
CN202310573316.9A 2023-05-19 2023-05-19 Ldpc译码方法、电路和电子设备 Pending CN116566402A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310573316.9A CN116566402A (zh) 2023-05-19 2023-05-19 Ldpc译码方法、电路和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310573316.9A CN116566402A (zh) 2023-05-19 2023-05-19 Ldpc译码方法、电路和电子设备

Publications (1)

Publication Number Publication Date
CN116566402A true CN116566402A (zh) 2023-08-08

Family

ID=87492796

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310573316.9A Pending CN116566402A (zh) 2023-05-19 2023-05-19 Ldpc译码方法、电路和电子设备

Country Status (1)

Country Link
CN (1) CN116566402A (zh)

Similar Documents

Publication Publication Date Title
CN106648945B (zh) 一种接口数据测试方法、装置及电子设备
KR100875836B1 (ko) 병렬 처리 ｖｌｉｗ 컴퓨터를 위한 인스트럭션 명령어 압축장치 및 그 방법
CN106911336B (zh) 多核调度的高速并行低密度奇偶校验译码器及其译码方法
CN114528044B (zh) 一种接口调用方法、装置、设备及介质
US20200050481A1 (en) Computing Method Applied to Artificial Intelligence Chip, and Artificial Intelligence Chip
CN110688160B (zh) 一种指令流水线处理方法、系统、设备及计算机存储介质
CN109756568A (zh) 文件的处理方法、设备及计算机可读存储介质
CN112380876B (zh) 基于多语言机器翻译模型的翻译方法、装置、设备和介质
CN111694866A (zh) 数据搜索及存储方法、数据搜索系统、装置、设备及介质
KR20210083222A (ko) 음성 데이터 처리 방법, 장치, 기기 및 저장매체
CN111800223A (zh) 生成发送报文、处理接收报文的方法、装置和系统
WO2019140963A1 (zh) 数据传输
CN111813721B (zh) 神经网络数据处理方法、装置、设备及存储介质
CN110737678B (zh) 一种数据查找方法、装置、设备和存储介质
CN110515749B (zh) 信息发送的队列调度的方法、装置、服务器和存储介质
CN116566402A (zh) Ldpc译码方法、电路和电子设备
CN115469991B (zh) 一种定时器队列设置方法、装置、设备及可读存储介质
CN109743643B (zh) 楼宇对讲系统的处理方法及装置
JP6415556B2 (ja) データ受信リンク内でコンピューティング要素を割り振るための方法、装置、およびコンピュータ・プログラム（データ受信リンク内でのコンピューティング要素割振り）
CN109068170B (zh) 一种弹幕消息的存储方法、装置、终端和存储介质
CN116366865A (zh) 一种视频解码方法、装置、电子设备及介质
CN112988289B (zh) 调用接口的方法及系统
CN110548285B (zh) 游戏通信控制方法及装置、介质及电子设备
CN113850055A (zh) 数据处理方法、设备、存储介质及产品
CN111459819A (zh) 软件测试方法及装置、电子设备、计算机可读介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination