CN116561821A - 一种图像处理加密芯片电路 - Google Patents

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Abstract

本发明公开了一种图像处理加密芯片电路，包括处理器体系结构，处理器体系结构包括：串并转化模块，用于输入的串行时域数据转化并行数据，输出端分别连接复选模块和控制模块；复选模块，用于将数据按照FFT级数选择传递至蝶形运算模块；控制模块，用于控制旋转因子和设置标志，分别控制复选模块、蝶形运算模块、存储模块和并串转化模块；蝶形运算模块，用于将数据做点基FFT运算并进行加密数据，输出端分别连接复选模块、存储模块和并串转化模块；存储模块，用于存储并转发两级FFT运算的数据，输出端连接复选模块；并串转化模块，用于将从蝶形运算模块输出的并行频域加密数据转化为串行数据输出。本发明提高了数据处理效率，保证了数据流的安全性。

Description

一种图像处理加密芯片电路
技术领域
本发明涉及电子通信技术领域，具体为一种图像处理加密芯片电路，
背景技术
快速傅里叶变换(FFT)在高速实时信号处理中发挥重要的作用。在图像处理领域FFT的应用非常广泛，如图像增强、去噪、特征提取、边缘检测和图像压缩等。随着视频与图像的需求快速增长，也使得FFT成为信息处理技术的关键。然而，图像在传输和存储过程中，面临被窃取、篡改或泄露等风险，目前图像加密领域仍存在易被破解的痛点，软件加密与普通硬件加密都有被解密和信息泄露的风险，对于军事、人脸识别、医学影像等机密领域一旦发生信息泄露或被破解，会造成非常严重的后果。由于超大规模数字芯片生产封装后，具有内部电路不透明的优点，因此设计一种图像处理加密芯片很有必要。现有的大多FFT芯片吞吐率低、缺乏门控时钟功耗大、以基2FFT算法实现居多，这就导致了芯片中乘法器模块复杂、占用ROM资源等问题，且不具备加密功能容易造成信息泄露。
发明内容
本发明的目的在于克服现有的缺陷而提供的一种图像处理加密芯片电路，提高了数据处理效率，保证了数据流的安全性。
实现上述目的的技术方案是：
一种图像处理加密芯片电路，包括处理器体系结构，所述处理器体系结构包括：
串并转化模块，用于输入的串行时域数据转化并行数据，输出端分别连接复选模块和控制模块；
所述复选模块(MUX)，用于将接收到的并行数据按照FFT级数选择传递至蝶形运算模块；
所述控制模块，用于控制旋转因子和设置标志，分别控制所述复选模块、蝶形运算模块、存储模块和并串转化模块的运行；
所述蝶形运算模块，用于将数据做16点基4FFT运算，并进行加密数据，输出端分别连接所述复选模块、存储模块和并串转化模块；
所述存储模块，用于存储并转发两级FFT运算间的数据，输出端连接所述复选模块；
所述并串转化模块，用于将从所述蝶形运算模块输出的并行频域加密数据转化为串行数据输出。
优选的，所述蝶形运算模块包括：
移位器、选择器和超前进位加法器(CLA)，用于组合成移位加法式乘法器，实现数据与旋转因子相乘；
加密模块，用于对输出并行数据流的结果进行加密；
所述移位器输出端连接所述选择器，所述选择器根据旋转因子编码选择输出连接所述超前进位加法器，所述移位器、选择器、超前进位加法器和加密模块以例化的形式内嵌于所述蝶形运算模块中。
优选的，所述加密模块采用轻量自加密算法动态生成不透明的密钥Key，所述加密模块采用组合逻辑结构设计。
优选的，所述蝶形运算模块采用2级基4FFT算法，并通过组合逻辑设计为17位有符号移位加法式乘法器，17位所述超前进位加法器低位4由个4bit所述超前进位加法器级联，最高位为符号位。
优选的，还包括：
时钟输入端，用于输入时钟信号；
异步复位端，用于对电路进行复位；
门控时钟使能端，用于控制时钟的开关；
所述串并转化模块、复选模块、控制模块、蝶形运算模块、存储模块和并串转化模块输入端均设置有所述时钟输入端、异步复位端和门控时钟使能端。
优选的，还包括：
时域数据输入端，用于数据的输入；
已加密数据输出端，用于输出加密的串行数据；
信号处理完成端，用于提示解密电路开始接收FFT加密数据包；
所述串并转化模块的输入端连接所述时域数据输入端；所述并串转化模块的输出端连接所述已加密数据输出端和信号处理完成端。
优选的，所述已加密数据输出端输出的加密数据流先解密再做进一步图像处理，解密算法过程与加密算法过程一致。
本发明的有益效果是：
1)本发明采用蝶形模块内嵌加密模块，蝶形模块输出运算后的并行数据流，加密模块对其进行加密相比串行加密，进一步的提高了编码效率，同时加密的密钥Key对外不透明，保证了数据流的安全性；
2)本发明使用基4FFT算法，通过对旋转因子编码，使得乘法运算次数相比基2FFT算法减少；同时，在芯片输入接口中加入门控使能端，不同于数据有效标志接口，门控信号无效时，芯片处于睡眠状态，进一步降低系统级功耗；
3)本发明中的乘法器采用组合逻辑设计，通过调用移位器、选择器和超前进位加法器以实现数据与旋转因子相乘，降低了约束时钟周期，从而提供芯片工作频率，增加吞吐率；
4)本发明使用串并转化模块，既保证了并行运算速度快的优势，也减少了芯片的输入输出端的非电源引脚；
5)本发明三级流水线设计，流水线工序分为：读数据、运算和输出数据，提高了数据处理的效率；同时，本发明也能异步或同步的应用在嵌入式系统的发送端中。
附图说明
图1是本发明一种图像处理加密芯片电路的硬件结构图；
图2是本发明一种图像处理加密芯片电路的引脚设计框图；
图3是本发明中移位加法式乘法器结构图；
图4是本发明中轻量自加密算法图；
图5是本发明中两级基4算法流图；
图6是本发明一种图像处理加密芯片电路的时序报告图；
图中：1、处理器体系结构；2、串并转化模块；3、复选模块；4、控制模块；5、蝶形运算模块；501、移位器；502、选择器；503、超前进位加法器；504、加密模块；6、存储模块；7、并串转化模块；8、时钟输入端；9、异步复位端；10、门控时钟使能端；11、时域数据输入端；12、已加密数据输出端；13、信号处理完成端。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述。在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相正对地重要性。
下面将结合附图对本发明作进一步说明。
如图1-2所示，一种图像处理加密芯片电路，包括处理器体系结构1，处理器体系结构1包括：
串并转化模块2，用于输入的串行时域数据转化并行数据，输出端分别连接复选模块3和控制模块4；输出的并行数据连接到复选模块3，其输出的串并转化标志信号连接到控制模块4；具体地，串并转化模块2将输入的4组34位实部数据与虚部数据，转换为136位并行数据，转化过程中向控制模块4发出提示信号；其中，输入的34位数据实部与虚部各占17bit,该17bit分为1bit符号位，8bit整数位和8bit小数位。
复选模块3，用于将接收到的并行数据按照FFT级数选择传递至蝶形运算模块5。
当控制模块4发送选择信号后，复选模块3将串并转换的136位并行数据送至蝶形运算模块5；否则复选模块3输出存储模块6的两级FFT运算保存值。
控制模块4，用于控制旋转因子和设置标志，分别控制复选模块3、蝶形运算模块5、存储模块6和并串转化模块7的运行。
蝶形运算模块5，用于将数据做16点基4FFT运算，并进行加密数据，输出端分别连接复选模块3、存储模块6和并串转化模块7；蝶形运算模块5包括：移位器501、选择器502和超前进位加法器503，用于组合成移位加法式乘法器，实现数据与旋转因子相乘；加密模块504，用于对输出并行数据流的结果进行加密；移位器501输出端连接选择器502，选择器502根据旋转因子编码选择输出连接超前进位加法器503；移位器501、选择器502、超前进位加法器503和加密模块504以例化的形式内嵌于蝶形运算模块5中；蝶形运算模块5采用2级基4FFT算法，并通过组合逻辑设计为17位有符号移位加法式乘法器，17位超前进位加法器503低位由4个4bit超前进位加法器503级联，最高位为符号位。
蝶形运算模块5中，旋转系数公式如下示：
对其做欧拉变换转化为复数形式，经计算实部与虚部系数有0、±0.3827、±0.7071、±0.9239、±1；乘法器中，旋转系数计算可以进一步简化为输入数据与0、0.3827、0.7071、0.9239、1相乘；因此，从功耗与面积的角度来考虑，本发明使用的乘法器采用移位器501加法式实现相比Booth乘法器来说是优选的；如图3所示，要实现原始数据与旋转因子相乘，可以将原始数据进行移位，通过数据选择器进行筛选，进一步调用超前进位加法器503进行快加；乘法结果的正负可以通过输入数据与原旋转系数实部、虚部的符号位异或来判断；蝶形操作的旋转系数，通过状态机来进行选择；运算涉及的加减法通过调用超前进位加法器503来实现。
超前进位加法器(CLA)503分为4bit、16bit、17bit和24bit，4bit CLA是基本模块，16bit CLA由4个4bit CLA串行进位组合而成，17bit CLA低16位通过调用16bit CLA直接实现，最高位利用两输入数据的最高位相互异或再异或16bit CLA的进位产生，该CLA用于蝶形运算的实部、虚部加减法；24bit CLA在乘法器中用于数据选择器后的快加，由一个16bitCLA和两个4bit CLA构成。
加密模块504采用轻量自加密算法动态生成不透明的密钥Key，加密模块504采用组合逻辑结构设计；一种不透明自加密算法：蝶形运算输出的数据是34bit，对34bit中的实部17bit、虚部17bit中的8bit整数位、8bit小数位进行加密，即加密4个8bit数据，具体算法如图4所示，提取对8bit数据低4位做为不透明密钥Key，使用密钥Key异或高4位，进行高位加密，低四位始终保持不变；由于数据流已经是FFT变换后的数据流，低4位与加密的高4位不能反映原始信息，故可以认为加密是安全的；密钥Key是自生成的，不参与通信传输以保证数据的安全；该加密芯片一般用于数据发送端，接收端需要专用解密芯片，因为异或的特殊性，解密芯片解密算法与加密过程完全一致，解密后可使用软件或硬件对图像做进一步的后续处理。
存储模块6，用于存储并转发两级FFT运算间的数据，输出端连接复选模块3；蝶形运算模块5的输出保存在存储模块6，以备后续使用；为考虑高速运算需求，蝶形运算级数越少速度越快，本发明采用两级基4蝶形运算，算法流图如图5所示。存储模块6存储并转发两级FFT运算间的运算数据。
并串转化模块7，用于将从蝶形运算模块5输出的并行频域加密数据转化为串行数据输出，输出数据位宽为34位；优点在于减少芯片输出引脚。
一种图像处理加密芯片电路，还包括：时钟输入端8，用于输入时钟信号；
异步复位端9，用于对电路进行复位；门控时钟使能端10，用于控制时钟的开关；串并转化模块2、复选模块3、控制模块4、蝶形运算模块5、存储模块6和并串转化模块7输入端均设置有时钟输入端8、异步复位端9和门控时钟使能端10；芯片电路整体采用同步时序逻辑设计，复位端采用异步复位实现，使用90nm或以下工艺对其逻辑综合时钟约束为3.4ns，根据频率计算公式：
因此，本发明的工作频率设置为294MHz。
一种图像处理加密芯片电路，还包括：时域数据输入端11，用于数据的输入；已加密数据输出端12，用于输出加密的串行数据；信号处理完成端13，用于提示解密电路开始接收FFT加密数据包；串并转化模块2的输入端连接时域数据输入端11；并串转化模块7的输出端连接已加密数据输出端12和信号处理完成端13；芯片采用串行输入和输出方式，做16点FFT运算时，每16周期完成一次信号的输入，同时在输入的第13个信号时候开始在蝶形运算模块5中进行蝶形运算，蝶形运算和数据加密共需要花费8个时钟周期，最后在经过16个周期进行输出，因此，进行单次FFT运算需的周期为：
Ts＝13+8+16＝37；
根据吞吐率Tp计算公式：
其中C为任务总量，τ为完成这些任务需要的时间，为了提高吞吐率，即缩短任务需要的时间，本芯片电路采用三级流水线设计，流水线工序分为：读数据、运算和输出数据，因此，在运算次数足够多的条件下，本芯片电路需要的周期为最长周期工序即16个时钟周期。因此，最大吞吐量为:
其中，任务总量C为16个点34bit输入数据；由于周期为3.4ns，流水线最长周期工序为16周期，可知芯片每秒最高输出FFT加密流次数N为:
为评估本发明的技术效果，分别使用数字电路开发软件ModelSim和DesignCompile对本发明芯片电路重点关注的加密和时序进行评估。
(1)加密性评估：发明人针对该电路结构及上述加密系统撰写了Verilog代码，编写测试文件，在测试文件中预先设置电路输入数据，使用ModelSim对无加密模块电路、有加密模块电路和解密后的电路进行波形仿真；节选三个仿真结果如下表所示。
(2)时序评估：选用Design Compile软件和TSMC 90nm工艺库对电路进行综合及评估，Design Compile可以将硬件描述语言转化为门级电路；通过设置target_library为slow.db设计以确保该电路可以更好的工作在大部分经典环境中，在Tcl脚本中撰写合适的约束条件，运行综合脚本；最后通过report_timing命令得到时序评估报告如图6所示。
通过上表和图6可知本发明实施例重点关注的加密和时序约束是有效的。加密后的信息不能反映频域信息更不能反映原始输入信息，如果要获得原始信息应先解密再做IFFT(逆快速傅里叶变换)变换，因此本发明的一种图像处理加密电路可靠性高；图6的时序报告可以看出本发明所约束的时序3.4ns是MET(通过)的，电路的工作频率为294MHz。
以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (7)

1.一种图像处理加密芯片电路，其特征在于，包括处理器体系结构（1），所述处理器体系结构（1）包括：
串并转化模块（2），用于输入的串行时域数据转化并行数据，输出端分别连接复选模块（3）和控制模块（4）；
所述复选模块（3），用于将接收到的并行数据按照FFT级数选择传递至蝶形运算模块（5）；
所述控制模块（4），用于控制旋转因子和设置标志，分别控制所述复选模块（3）、蝶形运算模块（5）、存储模块（6）和并串转化模块（7）的运行；
所述蝶形运算模块（5），用于将数据做16点基4 FFT运算，并进行加密数据，输出端分别连接所述复选模块（3）、存储模块（6）和并串转化模块（7）；
所述存储模块（6），用于存储并转发两级FFT运算间的数据，输出端连接所述复选模块（3）；
所述并串转化模块（7），用于将从所述蝶形运算模块（5）输出的并行频域加密数据转化为串行数据输出。
2.根据权利要求1所述的一种图像处理加密芯片电路，其特征在于，所述蝶形运算模块（5）包括：
移位器（501）、选择器（502）和超前进位加法器（503），用于组合成移位加法式乘法器，实现数据与旋转因子相乘；
加密模块（504），用于对输出并行数据流的结果进行加密；
所述移位器（501）输出端连接所述选择器（502），所述选择器（502）根据旋转因子编码选择输出连接所述超前进位加法器（503），所述移位器（501）、选择器（502）、超前进位加法器（503）和加密模块（504）以例化的形式内嵌于所述蝶形运算模块（5）中。
3.根据权利要求2所述的一种图像处理加密芯片电路，其特征在于，所述加密模块（504）采用轻量自加密算法动态生成不透明的密钥Key，所述加密模块（504）采用组合逻辑结构设计。
4.根据权利要求2所述的一种图像处理加密芯片电路，其特征在于，所述蝶形运算模块（5）采用2级基4 FFT算法，并通过组合逻辑设计为17位有符号移位加法式乘法器，17位所述超前进位加法器（503）低位由4个4bit所述超前进位加法器（503）级联，最高位为符号位。
5.根据权利要求1所述的一种图像处理加密芯片电路，其特征在于，还包括：
时钟输入端（8），用于输入时钟信号；
异步复位端（9），用于对电路进行复位；
门控时钟使能端（10），用于控制时钟的开关；
所述串并转化模块（2）、复选模块（3）、控制模块（4）、蝶形运算模块（5）、存储模块（6）和并串转化模块（7）输入端均设置有所述时钟输入端（8）、异步复位端（9）和门控时钟使能端（10）。
6.根据权利要求1所述的一种图像处理加密芯片电路，其特征在于，还包括：
时域数据输入端（11），用于数据的输入；
已加密数据输出端（12），用于输出加密的串行数据；
信号处理完成端（13），用于提示解密电路开始接收FFT加密数据包；
所述串并转化模块（2）的输入端连接所述时域数据输入端（11）；所述并串转化模块（7）的输出端连接所述已加密数据输出端（12）和信号处理完成端（13）。
7.根据权利要求6所述的一种图像处理加密芯片电路，其特征在于，所述已加密数据输出端（12）输出的加密数据流先解密再做进一步图像处理，解密算法过程与加密算法过程一致。
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