CN116545468A - 一种高速波束赋形芯片 - Google Patents

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Abstract

本发明涉及通信技术领域，具体地说，涉及一种高速波束赋形芯片；通过设置快速刷新单元根据所述第一控制信号确定数据刷新方式，并生成第二控制信号，定位待刷新的串并转换单元；设置串并转换单元，根据第二控制信号，生成一对互补的第三控制信号；设置波束赋形单元，根据第三控制信号改变高速波束赋形芯片的工作状态，完成数据刷新，实现了对多通道波束赋形芯片快速数据刷新，缩短了系统的反应时间。

Description

一种高速波束赋形芯片
技术领域
本发明涉及通信技术领域，具体地说，涉及一种高速波束赋形芯片。
背景技术
随着通信和雷达系统的迅速发展，无线电设备的天线也从传统的单天线向多天线，天线阵列转变。相比指向性较弱的全向天线，阵列天线的方向性更好，阵列规模越大，天线指向性越好，能量也越集中，空间分辨率越高。波束赋形技术正是利用了这一点来实现波束形状的精准操控。
波束赋形的原理是波的干涉，当每个阵元发射信号存在一定的相位差时，信号在空间的指向就发生了方向的变化。为了获得需要的波束指向，可以通过操控阵元之间的相位差，使得天线阵列在空间合成所需的波束。
波束赋形系统具备突出的优势，包括：
1.快速响应：波束电扫描，无机械惯性，指向灵活，快速指向；
2.灵活配置：可实现同时多波束，可软件定义，支持通感一体综合射频系统；
3.高空间选择性：空间分辨率高，可灵活控制副瓣、零深，抗干扰性好；
4.高系统可靠性：可容忍部分通道损失，性能轻微下降不影响系统运行。
在典型的波束赋形芯片中，通常每个功能单元都包括数控移相器、数控衰减器、射频开关、射频放大器等多个独立的功能模块。
通过外部控制电路，对波束赋形内部模块进行切换控制，从而实现信号的空间合成。由于需要控制单元多，如果采用并联接口，需要提供大量的I/O接口，同时也不利于多个波束赋形单元的集成，所以一般控制信号采用串行接口模式。
随着系统小型化的要求越来越高，波束赋形芯片逐渐从独立单元集成向多功能单元集成发展，4T4R、8T8R、16T16R逐渐成为市场主流。
随着波束赋形芯片集成度越来越高，需要提供控制信号的单元越来越多，在串行接口速率一定的情况下，更新所有单元状态的时间必然变长，导致整个波束赋形芯片刷新率降低，降低整个射频系统的反应时间。
如果提高串行接口速率，需要对系统接口电路进行更新，采用譬如Serdes接口电路，将大幅提高系统的复杂度，同时对于化合物半导体设计的波束赋形芯片，无法进行大规模数字电路集成。
发明内容
本发明针对上述设置多个控制单元导致整个波束赋形芯片刷新率降低以及反应时间长、无法大规模集成数字电路的问题，提出一种高速波束赋形芯片，通过设置快速刷新单元根据所述第一控制信号确定数据刷新方式，并生成第二控制信号，定位待刷新的串并转换单元；设置串并转换单元，根据第二控制信号，生成一对互补的第三控制信号；设置波束赋形单元，根据第三控制信号改变高速波束赋形芯片的工作状态，完成数据刷新，实现了对多通道波束赋形芯片快速数据刷新，缩短了系统的反应时间。
本发明具体实现内容如下：
一种高速波束赋形芯片，包括快速刷新单元、串并转换单元、波束赋形单元；
所述快速刷新单元的输入端输入第一控制信号，输出端与所述串并转换单元的输入端连接；
所述串并转换单元的输出端与所述波束赋形单元的输入端连接；
所述快速刷新单元，用于根据所述第一控制信号确定数据刷新方式，根据所述数据刷新方式生成第二控制信号，并根据所述第二控制信号定位待刷新的串并转换单元；
所述串并转换单元，用于根据所述第二控制信号，生成一对互补的第三控制信号；
所述波束赋形单元，用于根据所述第三控制信号改变所述高速波束赋形芯片的工作状态，完成数据刷新。
为了更好地实现本发明，进一步地，所述快速刷新单元包括模式选择单元、选通单元、开关矩阵单元；
所述模式选择单元的输入端输入第一控制信号，输出端与所述选通单元的输入端连接；
所述开关矩阵单元的输入端与所述选通单元的输出端连接，所述开关矩阵单元的输出端与所述串并转换单元的输入端连接；
所述模式选择单元，用于根据所述第一控制信号确定数据刷新方式；所述数据刷新方式包括全局数据刷新方式、局部数据刷新方式；
所述选通单元，用于切换至所述数据刷新方式，若所述数据刷新方式为全局数据刷新方式，则将生成的第二控制信号按顺序串行输出至开关矩阵单元，若所述数据刷新方式为局部刷新方式，则将Address数据进行解码译码，定位与所述待刷新的串并转换单元对应的开关矩阵单元；
所述开关矩阵单元，用于根据所述第二控制信号定位待刷新的串并转换单元。
为了更好地实现本发明，进一步地，所述选通单元包括n个D触发器、译码器单元；
n个所述D触发器的数据信号输入端相互连接，且与所述模式选择单元第一输出端连接；
n个所述D触发器的时钟信号输入端相互连接，且与所述模式选择单元第二输出端连接；
n个所述D触发器的信号输出端与所述译码器单元的输入端连接；
所述译码器单元的输出端与所述开关矩阵单元的输入端连接。
为了更好地实现本发明，进一步地，所述串并转换单元包括n个D触发器；
n个所述D触发器的数据信号输入端与所述开关矩阵单元对应的网络端口连接；
n个所述D触发器的时钟信号输入端输入外部时钟信号；
n个所述D触发器的信号输出端与所述波束赋形单元的输入端连接。
为了更好地实现本发明，进一步地，所述D触发器包括数据信号正输入端、数据信号负输入端、时钟信号正输入端、时钟信号负输入端、信号正输出端、信号负输出端、与非门NAND1c、与非门NAND2c、与非门NAND3c、与非门NAND4c、非门NOT1c、非门NOT2c、非门NOT3c和非门NOT4c；
所述与非门NAND1c的第一输入端与所述数据信号正输入端连接，所述与非门NAND1c的第二输入端与所述与非门NAND2c的第一输入端连接，所述与非门NAND1c的输出端与所述与非门NAND3c的第一输入端、所述非门NOT1c的输入端、所述非门NOT2c的输出端连接；
所述与非门NAND2c的第二输入端与所述数据信号负输入端连接，所述与非门NAND2c的输出端与所述非门NOT1c的输出端、所述非门NOT2c的输入端、所述与非门NAND4c的第二输入端连接；
所述与非门NAND3c的第二输入端与所述与非门NAND4c的第一输入端连接，所述与非门NAND3c的输出端与所述非门NOT3c的输入端、所述非门NOT4c的输出端、所述信号正输出端连接；
所述与非门NAND4c的输出端与所述非门NOT3c的输出端、所述非门NOT4c的输入端、所述信号负输出端连接。
为了更好地实现本发明，进一步地，所述波束赋形单元设置为n个。
本发明具有以下有益效果：
（1）本发明在传统波束赋形芯片基础上，增加快速刷新单元并对传统串并转换单元内部连接关系进行了优化，根据系统需要，通过快速刷新单元，对多通道波束赋形芯片进行快速数据刷新，缩短了系统的反应时间。
（2）本发明通过快速刷新单元内部的模式选择单元将数据刷新方式分为全局数据刷新和局部数据刷新两类，只需要更新波束赋形单元中部分模块工作状态就可以实现波束赋形芯片工作状态的更新，通过局部数据刷新模式实现了波束赋形芯片状态的快速切换。
（3）本发明在局部数据刷新模式下，快速刷新单元内部的选通控制单元将待刷新的控制位单元进行解码译码后，对快速刷新单元内部的开关矩阵单元进行控制，开关矩阵单元将串并转换单元中需要进行数据刷新的单元进行快速定位，即可对相应的单元进行数据信号刷新，避免了每次数据刷新都必须对所有数据位按顺序进行刷新，大幅提高了波束赋形芯片使用的灵活度和加权数据刷新率。
附图说明
图1为传统波束赋形芯片的结构示意图。
图2为传统波束赋形芯片的串并转换单元的结构示意图。
图3为本发明提供的D触发器结构原理图示意图。
图4为本发明提供的高速波束赋形芯片结构示意图。
图5为本发明提供的快速刷新单元结构示意图。
图6为本发明提供的串并转换单元结构示意图。
图7为本发明提供的快速刷新单元中的选通控制单元结构示意图。
图8为本发明提供的快速刷新单元的局部刷新写操作示意图。
具体实施方式
为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本发明中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1：
本实施例提出一种高速波束赋形芯片，如图4所示，包括快速刷新单元、串并转换单元、波束赋形单元；
所述快速刷新单元的输入端输入第一控制信号，输出端与所述串并转换单元的输入端连接；
所述串并转换单元的输出端与所述波束赋形单元的输入端连接；
所述快速刷新单元，用于根据所述第一控制信号确定数据刷新方式，根据所述数据刷新方式生成第二控制信号，并根据所述第二控制信号定位待刷新的串并转换单元；
所述串并转换单元，用于根据所述第二控制信号，生成一对互补的第三控制信号；
所述波束赋形单元，用于根据所述第三控制信号改变所述高速波束赋形芯片的工作状态，完成数据刷新。
工作原理：本实施例通过设置快速刷新单元根据所述第一控制信号确定数据刷新方式，并生成第二控制信号，定位待刷新的串并转换单元；设置串并转换单元，根据第二控制信号，生成一对互补的第三控制信号；设置波束赋形单元，根据第三控制信号改变高速波束赋形芯片的工作状态，完成数据刷新，实现了对多通道波束赋形芯片快速数据刷新，缩短了系统的反应时间。
实施例2：
本实施例在上述实施例1的基础上，如图4所示对快速刷新单元的结构进行说明。
所述快速刷新单元包括模式选择单元、选通单元、开关矩阵单元；
所述模式选择单元的输入端输入第一控制信号，输出端与所述选通单元的输入端连接；
所述开关矩阵单元的输入端与所述选通单元的输出端连接，所述开关矩阵单元的输出端与所述串并转换单元的输入端连接；
所述模式选择单元，用于根据所述第一控制信号确定数据刷新方式；所述数据刷新方式包括全局数据刷新方式、局部数据刷新方式；
所述选通单元，用于切换至所述数据刷新方式，若所述数据刷新方式为全局数据刷新方式，则将生成的第二控制信号按顺序串行输出至开关矩阵单元，若所述数据刷新方式为局部刷新方式，则将Address数据进行解码译码，定位与所述待刷新的串并转换单元对应的开关矩阵单元；
所述开关矩阵单元，用于根据所述第二控制信号定位待刷新的串并转换单元。
所述选通单元包括n个D触发器、译码器单元；
n个所述D触发器的数据信号输入端相互连接，且与所述模式选择单元第一输出端连接；
n个所述D触发器的时钟信号输入端相互连接，且与所述模式选择单元第二输出端连接；
n个所述D触发器的信号输出端与所述译码器单元的输入端连接；
所述译码器单元的输出端与所述开关矩阵单元的输入端连接。
本实施例的其他部分与上述实施例1相同，故不再赘述。
实施例3：
本实施例在上述实施例1-实施例2任一项的基础上，如图3、图6所示，对串并转换单元的结构进行说明。
所述串并转换单元包括n个D触发器；
n个所述D触发器的数据信号输入端与所述开关矩阵单元对应的网络端口连接；
n个所述D触发器的时钟信号输入端输入外部时钟信号；
n个所述D触发器的信号输出端与所述波束赋形单元的输入端连接。
如图3所示，所述D触发器包括数据信号正输入端、数据信号负输入端、时钟信号正输入端、时钟信号负输入端、信号正输出端、信号负输出端、与非门NAND1c、与非门NAND2c、与非门NAND3c、与非门NAND4c、非门NOT1c、非门NOT2c、非门NOT3c和非门NOT4c；
所述与非门NAND1c的第一输入端与所述数据信号正输入端连接，所述与非门NAND1c的第二输入端与所述与非门NAND2c的第一输入端连接，所述与非门NAND1c的输出端与所述与非门NAND3c的第一输入端、所述非门NOT1c的输入端、所述非门NOT2c的输出端连接；
所述与非门NAND2c的第二输入端与所述数据信号负输入端连接，所述与非门NAND2c的输出端与所述非门NOT1c的输出端、所述非门NOT2c的输入端、所述与非门NAND4c的第二输入端连接；
所述与非门NAND3c的第二输入端与所述与非门NAND4c的第一输入端连接，所述与非门NAND3c的输出端与所述非门NOT3c的输入端、所述非门NOT4c的输出端、所述信号正输出端连接；
所述与非门NAND4c的输出端与所述非门NOT3c的输出端、所述非门NOT4c的输入端、所述信号负输出端连接。
本实施例的其他部分与上述实施例1-实施例2任一项相同，故不再赘述。
实施例4：
本实施例在上述实施例1-实施例3任一项的基础上，以一个具体的实施例进行详细说明。
本发明具体实施的一种高速波束赋形芯片如图3、图4、图5、图6、图7和图8所示，包括快速刷新单元、串并转换单元和波束赋形单元，其中，
所述波束赋形单元包括多个波束赋形单元，波束赋形单元包括波束赋形单元1d、波束赋形单元2d.......波束赋形单元nd，其中n为大于或等于1的正整数。
所述串并转换单元包括n个D触发器，D触发器Trig1f、D触发器Trig2f......D触发器Trignf，其中n为大于或等于1的正整数。
D触发器Trig1f、D触发器Trig2f......D触发器Trignf均为D触发器。D触发器Trig1f时钟信号输入端CLK1f与外部时钟信号连接，D触发器Trig1f数据信号输入端DATA1f与快速刷新单元中开关矩阵单元对应网络端口连接，D触发器Trig1f信号输出端OUT1f-与波束赋形单元对应控制位连接，D触发器Trig1f信号输出端OUT1f+与波束赋形单元对应控制位连接。D触发器Trig2f时钟信号输入端CLK2f与外部时钟信号连接，D触发器Trig2f数据信号输入端DATA2f与快速刷新单元中开关矩阵单元对应网络端口连接，D触发器Trig2f信号输出端OUT2f-与波束赋形单元对应控制位连接，D触发器Trig2f信号输出端OUT2f+与波束赋形单元对应控制位连接。D触发器Trignf时钟信号输入端CLKnf与外部时钟信号连接，D触发器Trignf数据信号输入端DATAnf与快速刷新单元中开关矩阵单元对应网络端口连接，D触发器Trignf信号输出端OUTnf-与波束赋形单元对应控制位连接，D触发器Trignf信号输出端OUTnf+与波束赋形单元对应控制位连接。
D触发器包括与非门NAND1c、与非门NAND2c、与非门NAND3c、与非门NAND4c、非门NOT1c、非门NOT2c、非门NOT3c和非门NOT4c。与非门NAND1c第一输入端与控制信号输入端DATA1c+连接，与非门NAND1c第二输入端、与非门NAND2c第一输入端和时钟信号输入端CLK1c+连接在一起，与非门NAND2c第二输入端与控制信号输入端DATA1c-连接，与非门NAND1c输出端、与非门NAND3c第一输入端、非门NOT1c输入端和非门NOT2c输出端连接在一起，与非门NAND2c输出端、与非门NAND4c第二输入端、非门NOT1c输出端和非门NOT2c输入端连接在一起，与非门NAND3c第二输入端、与非门NAND4c第一输入端和时钟信号输入端CLK1c-连接在一起，与非门NAND3c输出端、信号输出端OUT1c+、非门NOT3c输入端和非门NOT4c输出端连接在一起，与非门NAND4c输出端、信号输出端OUT1c-、非门NOT3c输出端和非门NOT4c输入端连接在一起。时钟信号输入端CLK1c+与时钟信号输入端CLK1c-为差分信号，与D触发器外部时钟信号输入端CLK连接。数据信号输入端DATA1c+与数据信号输入端DATA1c-为差分信号，与D触发器外部数据信号输入端DATA连接。信号输出端OUT1c-与D触发器外部信号输出端OUT-连接，信号输出端OUT1c+与D触发器外部信号输出端OUT+连接。
所述快速刷新单元包括模式选择单元，选通控制单元和开关矩阵单元。模式选择单元1e第一输入端与数据信号输入端DATA1e连接，模式选择单元第二输入端与时钟信号输入端CLK1e连接，模式选择单元第一输出端与选通控制单元第一输入端连接，模式选择单元1e第二输出端与选通控制单元第二输入端连接，选通控制单元输出控制信号用于控制开关矩阵单元1e中内部开关切换。
选通控制单元包括n个D触发器、译码器单元，n个D触发器包括D触发器Trig1g、D触发器Trig2g......D触发器Trigmg，其中m为大于或等于1的正整数。D触发器Trig1g数据信号输入端、D触发器Trig2g数据信号输入端.......D触发器Trigmg数据信号输入端与数据输入端DATA1g连接在一起，D触发器Trig1g时钟信号输入端、D触发器Trig2g时钟信号输入端......D触发器Trigmg时钟信号输入端与时钟输入端CLK1g连接在一起，D触发器Trig1g信号输出端与译码器单元第一输入端连接，D触发器Trig2g信号输出端与译码器单元第二输入端连接，D触发器Trigmg信号输出端与译码器单元第m输入端连接，译码器单元控制信号输出端OUT1g、译码器单元控制信号输出端OUT2g直至译码器单元控制信号输出端OUTmg与开关矩阵单元中对应开关连接。
本实施例在如图1所示的传统波束赋形芯片基础上，增加快速刷新单元并对如图2所示的传统串并转换单元内部连接关系进行优化，根据系统需要，通过快速刷新单元，对多通道波束赋形芯片进行快速数据刷新，缩短了系统的反应时间。
图2中CLK1b为时钟信号输入端，DATA1b为控制信号输入端，OUT1b+为D触发器Trig1b的信号输出端，OUT1b-为D触发器Trig1b的信号输出端，OUT2b+为D触发器Trig2b的信号输出端，OUT2b-为D触发器Trig2b的信号输出端，OUTnb+为D触发器Trignb的信号输出端，OUTnb-为D触发器Trignb的信号输出端。
通过快速刷新单元内部的模式选择单元将数据刷新方式分为全局数据刷新和局部数据刷新两类，由于波束赋形芯片在工作时，非常重要的指标特性在于波束的局部聚焦和快速扫描，这时只需要更新波束赋形单元中部分模块工作状态就可以实现，这时可以通过局部数据刷新模式实现波束赋形芯片状态的快速切换。
在局部数据刷新模式下，快速刷新单元内部的选通控制单元将需要更改工作状态的控制位单元进行解码译码后，对快速刷新单元内部的开关矩阵单元进行控制，开关矩阵单元将串并转换单元中需要进行数据刷新的单元进行快速定位，即可对相应的单元进行数据信号刷新，从而避免了每次数据刷新都必须对所有数据位按顺序进行刷新，大幅提高了波束赋形芯片使用的灵活度和加权数据刷新率。
为更好的理解本实施例提供的一种高速波束赋形芯片，以下将对其工作原理进行详细说明：
在串行接口速率一定的情况下，若需要更新所有模块数据，随着波束赋形芯片集成波束赋形单元数的变多，更新时间必然变长，以时钟频率10MHz计算，设波束赋形芯片中每个波束赋形单元所需要的数据位为20个，波束赋形单元集成度为16，则完成一次数据刷新的时间为：
刷新率仅约为20KHz，数据刷新率与集成度呈反比例。
外部输入第一控制信号首先进入快速刷新单元，写操作数据如图8中CH数据为高时，快速刷新单元中的模式选择单元将工作模式切换为局部数据刷新模式，选通控制单元将Address数据进行解码译码，定位到需要更新数据的功能模块，同时对开关矩阵单元进行控制，使Data数据中的刷新数据进入串并转换单元中对应的的D触发器，进而输出一对互补的控制信号，改变波束赋形芯片中相应波束赋形单元内部功能单元的工作状态，达到数据刷新的目的。
当写操作数据中CH数据为低时，快速刷新单元中的模式选择单元将工作模式切换为全局数据刷新模式，波束赋形芯片中的波束赋形各单元所需的控制信号数据按顺序串行进入串并转换单元，对芯片工作状态进行整体更新，在系统启动时一般采用全局数据刷新模式。
图8中Data为数据信号，D0是第一个数据位，D1是第二个数据位；Address为寄存器的地址位，一共6位；Choose是模式切换位，简写CH，共1位；Parity奇偶校验用，CLK表示时钟信号，SSC（Sequence Start Condition）指令开始标志；BPC（Bus Park Cycle）指令结束标志。
本实施例的其他部分与上述实施例1-实施例3任一项相同，故不再赘述。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (6)

1.一种高速波束赋形芯片，其特征在于，包括快速刷新单元、串并转换单元、波束赋形单元；
所述快速刷新单元的输入端输入第一控制信号，输出端与所述串并转换单元的输入端连接；
所述串并转换单元的输出端与所述波束赋形单元的输入端连接；
所述快速刷新单元，用于根据所述第一控制信号确定数据刷新方式，根据所述数据刷新方式生成第二控制信号，并根据所述第二控制信号定位待刷新的串并转换单元；
所述串并转换单元，用于根据所述第二控制信号，生成一对互补的第三控制信号；
所述波束赋形单元，用于根据所述第三控制信号改变所述高速波束赋形芯片的工作状态，完成数据刷新。
2.根据权利要求1所述的一种高速波束赋形芯片，其特征在于，所述快速刷新单元包括模式选择单元、选通单元、开关矩阵单元；
所述模式选择单元的输入端输入第一控制信号，输出端与所述选通单元的输入端连接；
所述开关矩阵单元的输入端与所述选通单元的输出端连接，所述开关矩阵单元的输出端与所述串并转换单元的输入端连接；
所述模式选择单元，用于根据所述第一控制信号确定数据刷新方式；所述数据刷新方式包括全局数据刷新方式、局部数据刷新方式；
所述选通单元，用于切换至所述数据刷新方式，若所述数据刷新方式为全局数据刷新方式，则将生成的第二控制信号按顺序串行输出至开关矩阵单元，若所述数据刷新方式为局部刷新方式，则将Address数据进行解码译码，定位与所述待刷新的串并转换单元对应的开关矩阵单元；
所述开关矩阵单元，用于根据所述第二控制信号定位待刷新的串并转换单元。
3.根据权利要求2所述的一种高速波束赋形芯片，其特征在于，所述选通单元包括n个D触发器、译码器单元；
n个所述D触发器的数据信号输入端相互连接，且与所述模式选择单元第一输出端连接；
n个所述D触发器的时钟信号输入端相互连接，且与所述模式选择单元第二输出端连接；
n个所述D触发器的信号输出端与所述译码器单元的输入端连接；
所述译码器单元的输出端与所述开关矩阵单元的输入端连接。
4.根据权利要求2所述的一种高速波束赋形芯片，其特征在于，所述串并转换单元包括n个D触发器；
n个所述D触发器的数据信号输入端与所述开关矩阵单元对应的网络端口连接；
n个所述D触发器的时钟信号输入端输入外部时钟信号；
n个所述D触发器的信号输出端与所述波束赋形单元的输入端连接。
5.根据权利要求3或4所述的一种高速波束赋形芯片，其特征在于，所述D触发器包括数据信号正输入端、数据信号负输入端、时钟信号正输入端、时钟信号负输入端、信号正输出端、信号负输出端、与非门NAND1c、与非门NAND2c、与非门NAND3c、与非门NAND4c、非门NOT1c、非门NOT2c、非门NOT3c和非门NOT4c；
所述与非门NAND1c的第一输入端与所述数据信号正输入端连接，所述与非门NAND1c的第二输入端与所述与非门NAND2c的第一输入端连接，所述与非门NAND1c的输出端与所述与非门NAND3c的第一输入端、所述非门NOT1c的输入端、所述非门NOT2c的输出端连接；
所述与非门NAND2c的第二输入端与所述数据信号负输入端连接，所述与非门NAND2c的输出端与所述非门NOT1c的输出端、所述非门NOT2c的输入端、所述与非门NAND4c的第二输入端连接；
所述与非门NAND3c的第二输入端与所述与非门NAND4c的第一输入端连接，所述与非门NAND3c的输出端与所述非门NOT3c的输入端、所述非门NOT4c的输出端、所述信号正输出端连接；
所述与非门NAND4c的输出端与所述非门NOT3c的输出端、所述非门NOT4c的输入端、所述信号负输出端连接。
6.根据权利要求1-4任一项所述的一种高速波束赋形芯片，其特征在于，所述波束赋形单元设置为n个。
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