CN116542205A - 电脑可读取记录介质及其提取三维芯片的寄生参数的方法 - Google Patents

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Abstract

本发明公开一种内储程序的电脑可读取记录介质以及其提取三维芯片的寄生参数的方法，其中该提取三维芯片的寄生参数的方法的步骤包含提供一具有多个裸片的三维芯片、将该些裸片的个别布局合并成一共同布局、根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件、根据该些个别布局建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件、根据该共同电路布局验证文件以及该共同布局参数提取文件产生一共同网表、根据该些个别电路布局验证文件以及该些个别布局参数提取文件产生对应的个别网表、将该共同网表与该些个别网表合并成一网表、以及从该网表提取该些裸片的共同寄生参数。

Description

电脑可读取记录介质及其提取三维芯片的寄生参数的方法
技术领域
本发明大体上涉及一种提取寄生参数的方法，更具体言之，其涉及一种提取三维芯片的寄生参数的方法以及内储其程序的电脑可读取记录介质。
背景技术
设计规则检查(design rule checking,DRC)、电路布局验证(layout versusschematic,LVS)以及布局寄生参数提取(layout parasitic extraction,LPE)是电子设计自动化的一个重要组成部分。DRC决定了指定的集成电路芯片的物理布局(layout)是否满足所需的参数要求与设计规范，绘制与编辑好的布局会根据代工厂的制作工艺要求进行DRC检查。LVS用以评估布局是否与电路图(schematic)完全一致，LPE则是对布局进行寄生参数(RC)提取，产生出一网表(netlist)，其中描述了布局中部件的连接、电阻、电容或其他电性或尺寸等性质。
为了因应半导体制作工艺受到电子及材料物理极限的限制，三维芯片(3D IC)技术应运而生，其通过穿硅孔(through silicon via,TSV)或是混和键合(hybrid bonding)的方式将多颗裸片(die)进行三维空间的垂直整合，实现裸片在垂直方向上的相互连接，以此大幅增加布局密度。然而，现有的EDA工具仅能提取三维芯片中个别裸片的寄生参数，无法完整提取整个三维芯片的寄生参数，特别是裸片之间混和键合界面处的寄生参数。故此，本领域的技术人士仍需对现有的寄生参数提取方法做进一步的改良，以期能够充分应用在三维芯片设计中。
发明内容
有鉴于前述现有技术的现况，本发明于此提出了一种新颖的提取三维芯片的寄生参数的方法，其可提取出完整的三维芯片(包含裸片之间的混和键合界面处)的寄生参数。
本发明的面向之一在于提出一种提取三维芯片的寄生参数的方法，其步骤包含提供一三维芯片，其具有多个裸片堆叠并通过混和键合件接合在一起、将该些裸片的个别布局合并成一共同布局、根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件、根据该些个别布局建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件、根据该共同电路布局验证文件以及该共同布局参数提取文件产生一共同网表、根据该些个别电路布局验证文件以及该些个别布局参数提取文件产生对应的个别网表、将该共同网表与该些个别网表合并成一网表、以及从该网表提取该些裸片的共同寄生参数。
本发明的另一面向在于提出一种内储程序的电脑可读取记录介质，在电脑执行该程序时进行如下步骤：提供一三维芯片电路，该三维芯片电路具有多个裸片堆叠并通过混和键合件接合在一起、将该些裸片的个别布局合并成一共同布局、根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件、根据该些个别布局建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件、根据该共同电路布局验证文件以及该共同布局参数提取文件产生一共同网表、根据该些个别电路布局验证文件以及该些个别布局参数提取文件产生对应的个别网表、将该共同网表与该些个别网表合并成一网表、以及从该网表提取该些裸片的共同寄生参数。
本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1为用来执行本发明布局参数提取方法的一般用途型电脑架构的部件区块图；
图2为现有技术中一三维芯片在布局参数提取(layout parameter extraction,LPE)工具界面环境下的截面示意图；
图3为本发明优选实施例中一三维芯片在LPE工具界面环境下的截面示意图；以及
图4为本发明优选实施例中提取三维芯片的寄生参数的方法的流程图。
需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
主要元件符号说明
10 电脑架构
11 处理器
12 动态随机存取存储器(DRAM)
13 磁盘机
14 使用者界面
15 输入/输出装置
100 裸片
102 元件
104 混和键合件
200 裸片
202 元件
204 混和键合件
300 裸片
302 元件
304 混和键合件
M1～Mm 互连金属层
M1～Mn 互连金属层
M1～Mx 互连金属层
S1～S8 步骤
具体实施方式
现在下文将详细说明本发明的示例性实施例，其会参照附图示出所描述的特征以便阅者理解并实现技术效果。阅者将可理解文中的描述仅通过例示的方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。
本发明的一或多个实施例属于一种以数字电脑文件形式来检查集成电路(IC)设计以及模拟其中电性参数的方法，其中包含了电路布局验证(layout versus schematic,LVS)以及布局参数提取(layout parameter extraction,LPE)等步骤。较佳来说，本发明一或多个这类实施例是在一电脑实施的电路布局验证以及布局参数提取的电路模拟程序上实作。下文的描述中会提出许多特定的细节让阅者对本发明有更全面的了解。然而，须了解到对本领域的一般技术人士而言，其不需要本发明的一些或所有这类的特定细节也可以实施本发明的一些实施例。在其他例子中将不会详细说明现有的流程操作，避免模糊本发明的焦点。
图1描绘出了用来执行本发明寄生参数提取方法的一般用途型电脑架构10。使用者通过包含显示器、键盘、鼠标等设备的使用者界面14来输入执行本发明电脑实施方法的指令。处理器11会读取来自动态随机存取存储器(DRAM)12的电脑可读取式编码与数据并对其进行运算与处理。电脑可读取记录介质，如磁盘机13，可存储并提供与本发明寄生参数提取方法相关的程序代码与数据来载入DRAM 12。输入/输出装置15，可提供数据连接将数据传输到其他设备，如网络、调制解调器、打印机等。
本发明的寄生参数提取方法大体上是通过电脑来实施，更具体言之，是通过使用上述电脑架构10上所安装的一电子设计自动化(Electronic design automation,EDA)平台来实行，例如包含公司的StarRCTM、/>公司的QuantusTM、或是公司的/>等EDA工具。需注意对于本发明而言，在电路设计流程中，只要是包含有以元件模型(device model)为输入基础的电路模拟工具、布局工具或是检验工具等，例如可使用布局(layout)、电路图(schematics)或是网表(netlist)等文件或格式来进行运算、修改或处理的电路设计程序，都可以应用本发明所提出的寄生参数提取方法，并不限于上述的商用软件。
一般的电路设计流程中会先使用代工厂所提供的制作工艺设计套件(packagedesign kit,PDK)来设计电路，其可快速找寻到适合的电路架构，并且较快速模拟相关规格以符合对应需求。待电路设计完成后会进入电路布局，此阶段会进行电路布局验证(layoutvs.schematic,LVS)及代工厂的设计规则检查(design rule checking,DRC)将电路实现出来。待电路布局完成后，便会进行布局寄生提取(layout parasitic extraction,LPE)步骤来确保布局对电路特性的影响程度，若模拟结果无法满足规格，将会进行电路补强，或是分析布局寄生，重新修正电路及布局样式来符合规格。
请参照图2，其为现有技术中一三维芯片(3D IC)在布局参数提取(LPE)工具界面环境下的截面示意图。如图2所示，三维芯片是由两个以上的裸片100,200所组成，其中每个裸片100,200中都具有其个别的元件102,202以及金属互连层M1～Mm,M1～Mn。裸片100,200会在垂直基底的方向上堆叠并通过形成在裸片表面的混和键合(hybrid bonding)件101,204彼此键合。混和键合件101,204可为导孔件(via)或是接垫(bonding pad)，其与裸片中的金属互连层M1～Mm,M1～Mn连接。在其他实施例中也可能通过穿硅孔(TSV)来达到多裸片键合的效果。现有的EDA工具仅能提取三维芯片中个别裸片的寄生参数(例如金属互连层Mn-1与金属互连层Mn之间的寄生电容与寄生电阻)，但无法提取裸片与裸片之间混和键合界面处的寄生参数(例如金属互连层M m与金属互连层Mn之间的寄生电容与寄生电阻)。故此，对于三维芯片而言，一般的布局参数提取步骤是无法真实反映出其布局对电路特性的影响。
现在请参照图3，其为根据本发明优选实施例中一三维芯片在布局参数提取工具界面环境下的截面示意图。有鉴于目前现有技术的缺失，本发明提出了一种新颖的寄生参数提取方法，其可适用于具有多裸片混和键合的三维芯片的寄生参数提取中。如图3所示，三维芯片由多个裸片100,200,300所组成，其中每个裸片100,200,300中都具有其个别的元件102,202,302以及金属互连层M1～Mn,M1～Mm,M1～Mx。裸片100,200,300会在垂直基底的方向上堆叠并通过形成在裸片表面的混和键合件101,204彼此键合，或是通过一贯穿多个裸片的穿硅孔304来达到多裸片键合的效果。混和键合件101,204可为导孔件或是接垫，其与裸片中的金属互连层M1～Mn,M1～Mm,M1～Mx连接。。
请同时参照图4，其为根据本发明优选实施例中提取三维芯片的寄生参数的方法的流程图。在本发明方法实施例中，首先步骤S1先提供一三维芯片，如前述图3所示的三维芯片，其具有多个彼此堆叠且键合的裸片100,200,300。这些裸片100,200,300都具有其个别布局，其可以GDS(graphic data system，绘图数据系统)文件中的文本或标签的形式存在于电脑可读取记录介质中。GDS是一种集成电路布局的数据转换格式，主要作为EDA工具的输入数据，供EDA工具以2D的形式来呈现电路布局的各个层级，如图3所示的截面形式。在步骤S2中，使用EDA工具将该些裸片100,200,300的布局合并成一共同布局，即如图3所示包含各裸片键合后的完整布局结构，其可为一GDS文件。
建立三维芯片的共同布局后，在接下来的步骤S3中，使用EDA工具根据该共同布局建立该些裸片的共同电路布局验证(LVS)文件以及共同布局参数提取(LPE)文件，其步骤可包括在该共同的GDS文件中为该些裸片中的所有部件建立具有可区别的布局标签与数据类型的布局系统，以避免在数据处理中不同裸片中相同的部件产生混淆，以及包括将该些裸片键合后的截面建立在该共同布局参数提取文件中，即如图3的LPE界面所示的完整布局截面。如此，所建立出的该共同电路布局验证(LVS)文件以及共同布局参数提取(LPE)文件会包含前述三维芯片中所有裸片可区别的布局结构与部件数据。此步骤的功能在于使EDA工具能判别到裸片与裸片之间界面的寄生参数节点。
除了上述三维芯片中所有裸片的共同电路布局验证文件与共同布局参数提取文件，在步骤S4，使用EDA工具根据该些裸片的个别布局建立其对应的个别电路布局验证文件以及个别布局参数提取文件，其包含将每一该些裸片的截面建立在其对应的该个别布局参数提取文件中。如此，所建立出的该个别电路布局验证文件以及该个别布局参数提取文件会包含三维芯片中其对应的裸片的布局结构与部件数据。
在建立出共同电路布局验证文件以及共同布局参数提取文件后，接着在步骤S5，使用EDA工具根据该共同电路布局验证文件以及该共同布局参数提取文件产生一共同网表(netlist)，其中以文字与数字格式描述了该布局图中不同的元件、节点、或区块之间的互连关系以及其所要模拟或检查的条件设定等信息，以供电路模拟器进行读取、运算、处理等动作。网表中会有多行由文字与数字构成的叙述来定义了一个特定的实体元件。此外，行中的文字也可能叙述了其所要执行的动作与路径。一般而言，网表根据电路设计流程阶段可分为布局前(pre-layout)网表与布局后(post-layout)网表，本发明的寄生参数提取方法可以应用在这两类网表中，特别是布局后网表。
同样地，在建立出前述个别电路布局验证文件以及个别布局参数提取文件后，接着在步骤S6，使用EDA工具根据该些个别电路布局验证文件以及该些个别布局参数提取文件产生对应各个裸片的个别网表。这些个别网表与前述共同网表的差异在于个别网表仅包含其所对应的裸片的信息，共同网表则包含了整个三维芯片中所有裸片(包括键合界面处)的信息。
由于在实际提取中，现有的EDA工具仍旧只能从该共同网表中提取出单一裸片加上其键合界面处的寄生参数信息，故此在产生共同网表与个别网表后，接着在步骤S7，使用EDA工具将该共同网表与该些个别网表合并成一单一网表。如此，以EDA工具对该合并后的网表进行提取动作就能提取出包含所有裸片部件以及所有键合界面处完整共同的寄生参数信息，即步骤8。
除了上述提取三维芯片共同的寄生参数信息，在其他实施例中，也可同时通过该共同布局参数提取文件与某一该个别布局参数提取文件同时提取该些裸片的键合界面处的寄生参数以及该某一裸片个别的寄生参数。或者，可分别通过该共同布局参数提取文件与该些个别布局参数提取文件分别提取该些裸片的键合界面处的寄生参数以及该些裸片个别的寄生参数，并不以此为限。
根据上述本发明方法实施例，本发明也提出了一种内储程序之电脑可读取记录介质，其在电脑执行该程序时会进行如下所述步骤：(1)提供一三维芯片电路，该三维芯片电路具有多个裸片堆叠并通过混和键合件接合在一起；(2)将该些裸片的个别布局合并成一共同布局；(3)根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件；(4)根据该些个别布局建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件；(5)根据该共同电路布局验证文件以及该共同布局参数提取文件产生一共同网表；(6)根据该些个别电路布局验证文件以及该些个别布局参数提取文件产生对应的个别网表；(7)将该共同网表与该些个别网表合并成一网表；以及(8)从该网表提取该些裸片的共同寄生参数。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种提取三维芯片的寄生参数的方法，该三维芯片具有多个裸片堆叠并通过混和键合件接合在一起，该方法包含：
将该些裸片的个别布局合并成共同布局；
根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件；
根据该些个别布局建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件；
根据该共同电路布局验证文件以及该共同布局参数提取文件产生共同网表；
根据该些个别电路布局验证文件以及该些个别布局参数提取文件产生对应的个别网表；
将该共同网表与该些个别网表合并成网表；以及
从该网表提取该些裸片的共同寄生参数。
2.如权利要求1所述的提取三维芯片的寄生参数的方法，其中根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件的步骤包括：
为该些裸片中的所有部件建立可区别的布局标签；以及
将该些裸片键合后的截面建立在该共同布局参数提取文件中。
3.如权利要求1所述的提取三维芯片的寄生参数的方法，其中建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件的步骤包括将每一该些裸片的截面建立在其对应的该个别布局参数提取文件中。
4.如权利要求1所述的提取三维芯片的寄生参数的方法，其中通过该共同布局参数提取文件能够提取该些裸片的键合界面处的寄生参数。
5.如权利要求1所述的提取三维芯片的寄生参数的方法，其中通过该个别布局参数提取文件能够提取该些裸片个别的寄生参数。
6.如权利要求1所述的提取三维芯片的寄生参数的方法，其中通过该共同布局参数提取文件与某一该个别布局参数提取文件能够同时提取该些裸片的键合界面处的寄生参数以及某一该裸片个别的寄生参数。
7.如权利要求1所述的提取三维芯片的寄生参数的方法，其中通过该共同布局参数提取文件与该些个别布局参数提取文件能够分别提取该些裸片的键合界面处的寄生参数以及该些裸片个别的寄生参数。
8.一种内储程序的电脑可读取记录介质，在电脑执行该程序时进行如下步骤：
提供三维芯片电路，该三维芯片电路具有多个裸片堆叠并通过混和键合件接合在一起；
将该些裸片的个别布局合并成共同布局；
根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件；
根据该些个别布局建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件；
根据该共同电路布局验证文件以及该共同布局参数提取文件产生共同网表；
根据该些个别电路布局验证文件以及该些个别布局参数提取文件产生对应的个别网表；
将该共同网表与该些个别网表合并成网表；以及
从该网表提取该些裸片的共同寄生参数。
9.如权利要求8所述的内储程序的电脑可读取记录介质，其中根据该共同布局建立该些裸片的共同电路布局验证文件以及共同布局参数提取文件的步骤包括：
为该些裸片中的所有部件建立可区别的布局标签；以及
将该些裸片键合后的截面建立在该共同布局参数提取文件中。
10.如权利要求8所述的内储程序的电脑可读取记录介质，其中建立每一该些裸片的个别电路布局验证文件以及个别布局参数提取文件的步骤包括将每一该些裸片的截面建立在其对应的该个别布局参数提取文件中。
11.如权利要求8所述的内储程序的电脑可读取记录介质，其中通过该共同布局参数提取文件能够提取该些裸片的键合界面处的寄生参数。
12.如权利要求8所述的内储程序的电脑可读取记录介质，其中通过该个别布局参数提取文件能够提取该些裸片个别的寄生参数。
13.如权利要求8所述的内储程序的电脑可读取记录介质，该通过该共同布局参数提取文件与某一该个别布局参数提取文件能够同时提取该些裸片的键合界面处的寄生参数以及某一该裸片个别的寄生参数。
14.如权利要求8所述的内储程序的电脑可读取记录介质，其中通过该共同布局参数提取文件与该些个别布局参数提取文件能够分别提取该些裸片的键合界面处的寄生参数以及该些裸片个别的寄生参数。
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