CN116438744A - 可配置dac通道 - Google Patents

Abstract

本公开涉及一种具有至少第一通道和第二通道的集成电路。每个通道包括至少DAC。集成电路还包括在通道之间互连的多个电路元件。电路元件可以在短路状态和开路状态之间改变。通常情况下，每个通道将彼此独立运行，只使用其各自通道中的电路组件。然而，电路元件被布置为允许用户将第二通道的一部分与第一通道组合，以提高第一通道的功能和性能。特别地，可以选择电路元件的状态以将第二通道的组件与第一通道组合。例如，第二通道的组件(例如子级)可以与第一通道的相应组件(例如相应子级)并联连接。这可以减少可用通道的数量，因为第二通道不能再用作独立通道。然而，第一通道的性能得到了增强。电路元件的存在允许最终用户决定是否为了性能增强而牺牲通道计数。例如，用户可以向集成电路提供用户输入以选择通道如何互连。此外，集成电路不使用额外的冗余电路来改善第一通道，而是从第二通道中取出组件。这样，集成电路可以具有减小的尺寸。

Description

可配置DAC通道

技术领域

本公开涉及一种集成电路，包括多个可配置的数模转换器(DAC)通道。

背景技术

集成电路可以包括将数字信号转换为模拟信号的多个数模转换器(DAC)通道。每个通道可以将模拟信号输出到集成电路芯片上的各个输出端子(例如引脚、引线或凸点)。模拟信号可以是例如电压信号。

这种集成电路的用户越来越多地要求DAC通道提高性能。然而，不同的用户往往会优先考虑不同性能特征的改进。用户感兴趣的性能特性可以包括诸如通道输出阻抗、电压净空、积分和微分非线性、电压偏移、噪声和芯片功耗等特性。

为了满足用户的不同要求，具有DAC通道的集成电路可以包括大量的片上附加电路。然而，许多附加电路未被用户使用，因此是冗余的，因为用户可能只使用附加电路中符合其特定性能需求的少数组件。这意味着大量的芯片区域被冗余和未使用的电路占据。

发明内容

本公开涉及一种具有至少第一通道和第二通道的集成电路。每个通道包括至少DAC。集成电路还包括在通道之间互连的多个电路元件。电路元件可以在短路状态和开路状态之间改变。通常情况下，每个通道将彼此独立运行，只使用其各自通道中的电路组件。然而，电路元件被布置为允许用户将第二通道的一部分与第一通道组合，以提高第一通道的功能和性能。特别地，可以选择电路元件的状态以将第二通道的组件与第一通道组合。例如，第二通道的组件(例如子级)可以与第一通道的相应组件(例如相应子级)并联连接。这可以减少可用通道的数量，因为第二通道不能再用作独立通道。然而，第一通道的性能得到了增强。电路元件的存在允许最终用户决定是否为了性能增强而牺牲通道计数。例如，用户可以向集成电路提供用户输入(例如，控制信号)，以选择通道如何互连。此外，集成电路不使用额外的冗余电路来改善第一通道，而是从第二通道中取出组件。这样，集成电路可以具有减小的尺寸。

根据本公开的第一方面，提供了一种集成电路，包括：多个数模转换器(DAC)通道，包括第一通道和第二通道。每个通道包括用于接收数字信号的输入、用于输出模拟信号的输出以及在输入和输出之间的多个子级。该集成电路进一步包括被配置为使得所述第二通道的至少第一子级能够与所述第一通道的对应第一子级并联操作的电路。

根据本公开的第二方面，提供了一种方法，包括：提供第一方面的集成电路，接收指示所述第一子级是否要并联操作的控制信号，和如果所述第一子级的输入或输出要并联操作，则使它们短路。

根据本公开的第三方面，提供了一种集成电路，包括多个数模转换器(DAC)，包括第一DAC和第二DAC。每个DAC被配置为将数字输入转换为模拟信号，并且每个DAC包括多个子级。该集成电路还包括被配置为使得第二DAC的至少第一子级能够与第一DAC的对应第一子级并联操作的电路。

附图说明

现在参考附图描述本公开的示例，其中：

图1显示一种集成电路，包括根据本公开的示例的多个DAC通道；

图2显示了在一组示例操作条件下的图1的集成电路；

图3显示了在另一组示例操作条件下的图1的集成电路；

图4显示了在另一组示例操作条件下的图1的集成电路；

图5显示了在另一组示例操作条件下的图1的集成电路；

图6显示了在另一组示例操作条件下的图1的集成电路；

图7显示了在另一组示例操作条件下的图1的集成电路；

图8显示了在另一组示例操作条件下的图1的集成电路；

图9显示了在另一组示例操作条件下的图1的集成电路；

图10显示了图1的集成电路在另一组示例操作条件下的情况；

图11显示了本公开的第一放大器级的示例电路示意图；

图12显示了本公开的第一放大器级的另一个示例电路示意图；

图13显示了本公开的第二放大器级的示例电路示意图；

图14显示了本公开的第二放大器级的另一个示例电路示意图；

图15显示一种集成电路，包括根据本公开的示例的多个DAC通道；

图16显示了本公开的第一放大器级的另一个示例电路示意图；

图17A-17C示出了本公开的第一放大器级的输入级的示例；

图18A-18C示出了可以在本公开的集成电路中使用的开关的示例；

图19显示了本公开的DAC通道的示例电路示意图；和

图20示出了根据本公开的一个示例的方法。

具体实施方式

可配置DAC通道

描述了一种集成电路，包括多个可配置的DAC通道。每个DAC通道具有按以下顺序排列的多个级：DAC、第一放大级和第二放大级。每个DAC通道还具有耦合到相应第二放大级的输出的输出端子(例如，凸块、引脚、引线框、球等)。每个DAC通道操作以将相应的数字信号转换为相应的模拟信号，并将模拟信号输出到相应的输出凸块。集成电路还具有在DAC通道之间互连的开关网络。开关网络允许来自(供体)DAC通道的一个或多个级与另一个(受体)DAC通道组合，以提高受体DAC通道的性能。将供体通道的级与受体通道相结合允许用户操作受体通道，同时供体级与受体通道中的相应级并联连接。所连接的级具有基本上相同的设计、架构和/或功能。这可以通过设置开关的状态来实现，使得供体级的输入和/或输出分别与受体通道中的相应级的相应输入和/或者输出短路或者连接。例如，如果供体通道的第二放大级正与受体通道组合，则开关可以被设置为在供体通道的第一放大级的输入和受体通道的第二放大级的输入之间提供短路。然后，用户可以将两个通道的输出端子短路，使得第二放大级并联操作。可替换地或附加地，如果供体通道的第一放大级正与受体通道组合，则开关可以被设置为在供体通道的第二放大级的输入和受体通道的第一扩大级的输入之间提供短路。开关也可以被设置为在供体通道的第一放大级的输出和受体通道的第一扩大级的输出之间提供短路。因此，供体通道的第一级和受体通道的第一级将并联连接。此外，如果供体通道的DAC正与受体通道的DAC组合，则开关可被设置为在供体通道的DAC的输出和受体通道的DAC-的输出之间提供短路。然后，用户可以向这两个DAC提供相同的数字信号。因此，供体通道的DAC和受体通道的DAC将并联操作。当来自供体通道的级的不同组合与受体通道中的相应级组合时，可以观察到不同的性能增强。集成电路可以包括用于允许用户选择供体通道的哪个级与受体通道组合的装置。这允许用户根据用户的个人性能要求配置DAC通道。例如，集成电路可以包括控制开关的状态的控制器。集成电路还可以包括用于提供用户输入(例如一个或多个输入端子)以与控制器通信以选择或改变开关的状态的装置。例如，用户可以向集成电路提供控制信号以选择级如何互连。

由于这种技术，牺牲了“供体”DAC通道的功能，因此减少了集成电路上的操作通道的数量。然而，通过牺牲供体通道的组件来增强受体通道的性能，不需要额外的芯片上电路，因此可以显著节省芯片面积。此外，供体通道的剩余未经掺杂的组件可以断电，以降低集成电路的总功耗。已经观察到，用户愿意牺牲DAC通道数量，以便在剩余的DAC通道中获得他们期望的性能特性，同时保持小的芯片尺寸并将功耗降至最低。

首先参考图15，图15示出了根据本公开的一个示例的集成电路10。集成电路10包括第一通道100、第二通道200、第三通道300和第四通道400。通道100、200、300、400中的每一个可以被认为是数模转换器(DAC)通道。每个通道都有DAC和多个放大级，这些放大级可以被视为通道的子级。集成电路10还包括由第一连接块1500A和第二连接块1500B形成的连接网络1500。优选地，每个通道具有基本上相同的架构或设计。

第一通道100包括DAC 110、第一放大器级120、第二放大器级130和输出端子140。DAC 110具有输入和输出。DAC 110被布置为在其输入处接收数字信号DO。DAC 110的输出经由连接块1500A耦合到第一放大器级120的输入。第一放大器级120的输出经由连接块1500B耦合到第二放大器级130的输入。第二放大器级130的输出耦合到输出端子140。第一通道100具有通过DAC 110、第一放大器级120和第二放大器级130传播到输出端子140的信号路径。

第二通道200包括DAC 210、第一放大器级220、第二放大器级230和输出端子240。DAC 210具有输入和输出。DAC 210被布置为在其输入处接收数字信号DI。DAC 210的输出经由连接块1500A耦合到第一放大器级220的输入。第一放大器级220的输出经由连接块1500B耦合到第二放大器级230的输入。第二放大器级230的输出被耦合到输出端子240。第二通道200具有通过DAC 210、第一放大器级220和第二放大器级230传播到输出端子240的信号路径。

第三通道300包括DAC 310、第一放大器级320、第二放大器级330和输出端子340。DAC 310具有输入和输出。DAC 310被布置为在其输入处接收数字信号D2。DAC 310的输出经由连接块1500A耦合到第一放大器级320的输入。第一放大器级320的输出经由连接块1500B耦合到第二放大器级330的输入。第二放大器级330的输出被耦合到输出端子340。第三通道300具有通过DAC 310、第一放大器级320和第二放大器级330传播到输出端子340的信号路径。

第四通道400包括DAC 410、第一放大器级420、第二放大器级430和输出端子440。DAC 410具有输入和输出。DAC 410被布置为在其输入处接收数字信号D3。DAC 410的输出经由连接块1500A耦合到第一放大器级420的输入。第一放大器级420的输出经由连接块1500B耦合到第二放大器级430的输入。第二放大器级430的输出被耦合到输出端子440。第四通道400具有通过DAC 410、第一放大器级420和第二放大器级430传播到输出端子440的信号路径。

每个DAC 110、210、310、410被配置为将其输入处的相应数字信号DO、DI、D2、D3转换为模拟信号，并将模拟信号输出到其相应输出。每个DAC可以根据本领域已知的任何技术进行设计。优选地，每个DAC被配置为输出模拟信号作为电压信号。此外，优选的是，每个DAC具有基本上相同的架构或设计。

每个第一放大器级120、220、320、420被配置为在其各自的输入端放大电压信号。每个第一放大器级120、220、320、420在其各自的输出端输出放大的电压信号。每个第一放大器级可以根据本领域已知的任何技术进行设计。例如，每个第一放大器级120、220、320、420可以包括运算放大器(opamp)和/或差分放大器。在一些示例中，可以以反相或非反相反馈配置来提供每个运算放大器或差分放大器。第一放大器级中的每一个可以包括根据已知技术布置的另外的部件和电路，使得第一放大器级的每一级具有期望的放大特性(例如，期望的增益)。例如，每个第一放大器级可以进一步包括无源元件(电阻器、电容器和/或电感器)、晶体管(例如MOSFET)和几个放大级的级联中的一个或多个。本领域还应理解，第一放大器级的设计可以影响和定义相应DAC通道的某些其他性能特性，包括通道的闭环性能、精度和精度。每个第一放大器级可以根据本领域已知的任何技术来设计，以便实现相应通道的期望性能特性，这些技术包括使用电流镜、多个级联级、电阻器退化和增益提升级联。优选地，每个第一放大器级被设计为在架构或设计上基本相同，和/或具有相同的放大特性。

每个第二放大器级130、230、330、430被配置为在其各自的输入端放大电压信号。每个第二放大器级130、230、330、430在其各自的输出端输出放大的电压信号。每个第二放大器级可以根据本领域已知的任何技术进行设计。例如，每个第二放大级130、230、330、430可以是A类、B类或AB类放大器。这样，与第一级相比，第二放大器级可以执行不同类型的放大。第二放大器级可以被设计为充分驱动连接到通道的相应输出端子的负载。为了实现更高的驱动能力，每个第二放大器级可以包括并联连接的两个或多个放大器(例如A类、B类或AB类)。优选地，每个第二放大器级被设计为在架构或设计上基本相同，和/或具有相同的放大特性。

每对放大器级120/130、220/230、320/330和420/430一起形成相应通道100、200、300和400的输出级。每个输出级被设计为执行适当的放大和信号调节，使得各个DAC 110、210、310、410的输出可以被提供给各个输出端子140、240、340、440以从芯片上取下。

连接块1500A和1500B包括可在短路状态和开路状态之间改变的电路元件(未示出)。电路元件可以是任何合适类型的设备，例如开关、熔断器或多路复用器。块1500A中的电路元件互连在DAC 110-410的输出和第一放大器级120-420的输入之间。块1500B中的电路元件互连在第一放大器级120-420的输出和第二放大器级130-430的输入之间。电路元件的状态决定DAC、第一放大器级和第二放大器级如何连接在一起。

通常，每个通道的DAC、第一放大器级和第二放大器级将串联连接。每个通道的信号路径将彼此分离，因此集成电路10提供四个分离的通道。这在图15中通过连接块1500A和1500B的虚线表示。然而，通过选择连接网络1500中的电路元件的某些组合，可以使来自通道200-400的级与通道100组合操作。特别地，来自通道200-400的一个或多个级可以与第一通道100组合，以提高通道100的功能和性能。换句话说，来自通道200-400的级可以被供给通道100，以提高通道100的性能。有效地牺牲了从中提取供体级的通道的功能。这减少了用户可用的总频道的数量。然而，这可以导致第一通道100中的各种性能改进，而不需要额外的片上冗余电路。

集成电路10允许DAC 110与DAC 210并联连接和操作。这可以通过将块1500A中的某些电路元件设置为短路状态来实现，以将DAC 110的输出连接到各个DAC 210的输出。这样，DAC 210的输出被连接到通道100的信号路径。这使得DAC 110和210能够并联操作。信号DO可以被提供给DAC 110和210两者的输入。这可以通过将信号DO分别提供给每个DAC 110和210的输入来实现。或者，连接网络1500可以在DAC的输入端包括电路元件，这些电路元件可以被短路以将DAC 210的输入连接到DAC 110的输入，从而DAC 210接收信号DO。应该理解，DAC 310和DAC 410也可以以类似的方式彼此并联操作。还将理解，DAC 310和/或DAC410也可以以类似的方式与DAC 110并联操作。

集成电路10还允许第一放大器级120与第一放大器级220并联连接和操作。这可以通过将块1500A中的某些电路元件设置为短路状态来实现，以将第一放大器级120的输入连接到第一放大器级220的输入。这样，第一放大器级220的输入连接到第一通道100的信号路径。此外，块1500B中的某些电路元件可以被设置为短路状态，以将第一放大器级120的输出连接到第一放大器级220的输出。这样，第一放大器级220的输出连接到第一通道100的信号路径。这使得第一放大器级120和220能够并联操作。应当理解，第一放大器级320和第一放大器级420也可以以类似的方式彼此并联操作。还将理解，第一放大器级320和/或第一放大器级420也可以以类似的方式与第一放大器级120并联操作。

集成电路10还允许第二放大器级130与第二放大器级230并联连接和操作。这可以通过将块1500B中的某些电路元件设置为短路状态来实现，以将到第二放大器级130的输入连接到到到第二放大级230的输入。这样，第二放大器级230的输入连接到第一通道100的信号路径。这使得第二放大器级130和230能够并联操作。用户可以将输出端子140和240短路，以将第二放大器级130和230的输出连接在一起。可替换地，连接网络1500可以包括在第二放大器级130和230的输出处的电路元件，其可以被短路以将第二放大器级别130的输出连接到第二放大器等级230的输出。应当理解，也可以以类似的方式使第二放大器级330和第二放大器级430与第二放大器级别130并联操作。还将理解，第二放大器级330和/或第二放大器级430也可以以类似的方式与第二放大器级别130并联操作。

尽管图15中未示出，但集成电路10可以被配置为接收用户输入，以便用户可以选择连接网络1500中电路元件的状态。用户输入可以作为控制信号经由到集成电路10的一个或多个输入端子、经由无线通信装置、或者经由集成电路10中的片上系统(SoC)或封装中系统(SiP)架构的模块来接收。例如，集成电路10可以包括控制器，该控制器被配置为接收用户输入并基于用户输入控制电路元件的状态。或者，集成电路10可以被配置为例如经由输入端子从外部控制器接收控制信号，并基于接收到的控制信号改变开关的状态。

不同的优点可以与并联操作DAC 110-410、第一放大器级120-420和第二放大器级130-430的组合相关联。因此，用户可以决定将频道200-400中的哪些和多少级与第一频道100组合。用户的选择可能取决于他们需要的操作通道的数量以及这些通道的性能要求。

图1展示了图15中集成电路10的示例实现。特别地，图1示出了连接网络1500的示例实现。图1的示例用于显示集成电路10可以实现的电路配置和操作模式的示例，以及每个配置的相关优势。然而，应该理解的是，不同于图1所示和下面描述的连接网络1500的实现方式可以用于实现类似的连接和优点。

集成电路10包括在通道100、200、300、400之间互连的多个开关51、52、53、54、62、64、66、70、80、90。特别地，连接块1500A包括开关51、52、53、54、62、64和66。连接块1500B包括开关70、80和90。

如图1的示例所示，DAC 110的输出通过开关51耦合到第一放大器级120的输入。第一放大器级120的输出耦合到第二放大器级130的输入。第二放大器级130的输出被耦合到输出端子140。DAC 210的输出经由开关52耦合到第一放大器级220的输入。第一放大器级220的输出耦合到第二放大器级230的输入。第二放大器级230的输出被耦合到输出端子240。DAC 310的输出经由开关53耦合到第一放大器级320的输入。第一放大器级320的输出耦合到第二放大器级330的输入。第二放大器级330的输出被耦合到输出端子340。DAC 410的输出经由开关54耦合到第一放大器级420的输入。第一放大器级420的输出耦合到第二放大器级430的输入。第二放大器级430的输出被耦合到输出端子440。

开关62耦合在第一放大器级120和第一放大器级220的输入之间。开关64耦合在第一放大器级220和第一放大器级320的输入之间。开关66耦合在第一放大器级320和第一放大器级420的输入之间。开关70被耦合在第二放大器级130和第二放大级230的输入之间。开关80被耦合在第二放大器级230和第二放大级330的输入之间。开关90被耦合在第二放大器级330和第二放大级430的输入之间。

开关51、52、53、54、62、64、66、70、80、90中的每一个都能够具有短路状态和开路状态。在开关的短路状态下，开关在开关两侧的节点之间提供短路。在开关的开路状态下，开关在开关两侧的节点之间提供开路。尽管描述了开关，但是应当理解，开关可以由在开路和短路状态之间可改变的任何其他合适的电路元件来代替，例如熔断器或多路复用器。

尽管图1中未示出，但集成电路10可以被配置为接收用户输入，以便用户可以选择开关51、52、53、54、62、64、66、70、80、90中的每一个的状态。例如，集成电路10可以包括控制器，该控制器被配置为接收用户输入并基于用户输入控制开关的状态。或者，集成电路10可以被配置为从外部控制器接收控制信号，并基于接收到的控制信号来改变开关的状态。在一些示例中，控制信号可以经由集成电路的输入端子、经由无线通信装置、或者经由集成电路芯片上系统(SoC)或封装中系统(SiP)架构的模块输入到集成电路10。如下所述，用户可以设置开关状态的特定组合，以实现其对正在使用的通道的期望性能特性。用户选择的开关的状态可能取决于它们对所使用的通道的特定性能要求，例如：通道计数、功率使用、输出阻抗、电压净空、DC偏移、噪声、积分非线性(INL)和微分非线性(DNL)。开关的不同状态组合的示例及其优点将在下面更详细地描述。

图2展示了集成电路10以及开关状态的示例组合。如图所示，开关51、52、53、54处于短路(例如闭合)状态。其余的开关62、64、66、70、80、90处于开路(例如开路)状态。因此，DAC 110的输出电连接到同一通道的第一放大级120的输入。类似地，DAC 210的输出连接到第一放大级220的输入。DAC 310的输出端连接到第一放大级320的输入。DAC 410的输出连接到第一放大级420的输入。

然而，到第一通道110的第一放大器级120的输入保持与到第二通道220的第一放大级220的输入电断开。类似地，第一放大器级220的输入保持与第一放大器级320的输入电断开，并且第一放大器级420的输入保持与其电断开。

此外，第一通道110的第二放大器级130的输入保持与第二通道220的第二放大级230的输入电断开。类似地，到第二放大器级230的输入保持与到第二放大级330的输入电断开，并且到第二增益级330的输出保持与到第一放大级430的输入电切断。

有利的是，在图2的配置中，每个通道100、200、300和400可以彼此独立地操作。特别地，第一通道100可以通过将信号DO提供给DAC 110来操作以生成信号Vout_0，该信号Vout-0是数字信号DO的模拟表示。第二通道200可以被操作以通过将信号DI提供给DAC 210来生成作为数字信号DI的模拟表示的信号Vout_1。第三通道300可以被操作以通过将信号D2提供给DAC 310来生成信号Vout_2，该信号Vout～2是数字信号D2的模拟表示。第四通道400可以被操作以通过将信号D3提供给DAC 410来生成信号Vout_3，该信号Vout_4是数字信号D3的模拟表示。数字信号DO、DI、D2、D3可以例如经由集成电路10(未示出)的各个输入端子或引脚从芯片外电路提供给各个DAC 110、210、310、410的输入。可替换地或附加地，数字信号DO、DI、D2、D3中的任何一个或多个可以从集成电路10上的其他片上电路提供给各个DAC 110、210、310、410的输入。

图2所示配置的仿真结果揭示了每个通道100、200、300、400的以下基线性能特征：

因此，用户可能希望使用所有四个通道100、200、300、400，同时对各个通道的上述基线性能特性感到满意。因此，这样的用户可以设置开关的状态，如图2所示，以实现所需的性能。应当理解，为了本公开的目的，上述值仅仅是基线性能值的示例。基线性能值可能因具体实施方式而异。

图3展示了集成电路10和开关状态的另一个示例组合。在图3的例子中，开关的状态被设置为使得第二通道200的第二放大器级230可以与第一通道100结合使用，以提高第一通道100的性能；并且第三通道300的第二放大器级330可以与第四通道400组合使用，以提高第四通道400的性能。然而，由于第二通道200和第三通道300不能独立使用，所以通道数量减少。

如图3所示，开关51、54、70和90处于短路状态。开关62、64、66、80处于开路状态。可选地，开关52和53也处于开路状态。因此，DAC 110的输出电连接到同一第一通道100的第一放大级120的输入。此外，第一通道100的第二级130的输入电连接到第二通道200的第二级230的输入。换句话说，到第二放大器级130和230的输入被短路。类似地，第四通道400的DAC410的输出电连接到同一通道400的第一放大器级420的输入。此外，到第四通道400的第二级430的输入电连接到到第三通道300的第二级330的输入。换句话说，到第二放大器级330和430的输入被短路。

然而，到第一通道110的第一放大器级120的输入保持与到第二通道220的第一放大级220的输入电断开。类似地，第一放大器级220的输入保持与第一放大器级320的输入电断开，并且第一放大器级420的输入保持与其电断开。此外，到第二级230的输入保持与到第二放大器级330的输入电断开。可选地，DAC 210的输出与第一级220的输入断开，并且DAC310的输出与到第一级320的输入断开来。

由于图3中的开关状态，第二通道200的第二放大器级230接收并放大与第一通道100的第二级130相同的信号。特别地，第二级130和230都接收并放大第一通道100的第一放大器级120的输出。此外，第一通道的第一放大器级120仅接收并放大第一通道100的DAC110的输出。

类似地，第三通道300的第二放大器级330接收并放大与第四通道400的第二级430相同的信号。特别地，第二级330和430都接收并放大第四通道400的第一放大器级420的输出。此外，第四通道的第一放大器级420仅接收并放大第四通道400的DAC 410的输出。

有利地，用户可以结合第二通道200的第二级230操作第一通道100以生成信号Vout_0，同时观察到第一通道100中的某些性能增强。信号Vout_0是数字信号DO的模拟表示。用户可以从外部短路第一和第二通道100和200的输出端子140和240，如图3所示。例如，集成电路10可以安装到PCB，并且输出端子140和240可以在PCB上短路。因此，第二通道200的第二级230和第一通道100的第二级130有效地并联操作。信号DO可以被提供给第一通道100的DAC 110的输入。第二通道200的DAC 210和第一放大器级220在此配置中不可操作，因为为了将第二通道的第二放大器级230提供给第一通道100以提高第一通道100的性能，已经有效地牺牲了第二通道100的独立操作。因此，数字信号不被提供给DAC 210，并且在DAC210和第二级230的输入之间没有信号路径。

类似地，用户可以结合第三通道300的第二级330来操作第四通道400以生成信号Vout_3，同时观察到第四通道中的某些性能增强。信号Vout_3是数字信号D3的模拟表示。用户可以将第三和第四通道300和400的输出端子340和440外部短路，如图3所示。因此，第三通道300的第二级330和第四通道400的第二级430有效地并联操作。信号D3可以被提供给第四通道400的DAC 410的输入。第三通道300的DAC 310和第一放大器级320在此配置中不可操作，因为为了将第三通道的第二放大器级330提供给第四通道400以提高第四通道的性能，已经有效地牺牲了第三通道三百的独立操作。因此，数字信号不被提供给DAC 310，并且在DAC 310和第二级330的输入之间没有信号路径。

图3所示配置的仿真结果揭示了通道100和400的以下性能特征：

因此，可以观察到，与图2所示布置中的通道相比，第一通道100和第四通道400实现了较低的电压净空。然而，这是以用户可用的频道较少为代价的。还观察到，与图2中的通道相比，第一通道100和第四通道400的输出可以实现更低的输出阻抗。

可选地，在图3的布置中，未使用的第一级220和320可以断电。例如，第一级220和320可以被配置为使得它们的输出在不使用时浮动。有利地，这可以减少集成电路10的功耗，因为使用的有源元件更少。

附加地或可替换地，未使用的DAC 210和310也可以以类似的方式断电，以进一步降低集成电路10的功耗。

图4展示了集成电路10和开关状态的另一个示例组合。类似于图3的例子，开关的状态被设置为使得第二通道200的第二放大器级230可以与第一通道100一起使用，以提高第一通道100的性能；并且第三通道300的第二放大器级330可以与第四通道400一起使用，以便提高第四通道的性能。然而，图4的示例与图3的示例的不同之处在于，开关被设置为使得第二通道200的DAC 210也可以与第一通道100一起使用，以进一步提高第一通道100的性能；并且第三通道300的DAC 310也可以与第四通道400一起使用，以提高第四通道的性能。因此，通道数量减少，并且第二通道200和第三通道300不能独立使用。

如图4所示，开关51、52、53、54、62、66、70和90处于短路状态。其余的开关64和80处于开路状态。此外，第一放大器级220和320断电，如上文关于图3所述。可替换地或附加地，第一放大器级220的输入可以与DAC 110和210的输出断开，例如通过断开串联设置在第一放大器级的输入处的附加开关(未示出)。类似地，第一放大器级320可以从DAC 310和410的输出断开，例如通过断开与第一级320的输入串联提供的附加开关(未示出)。

因此，图4的布置与图3的不同之处在于，第二通道200的DAC 210的输出通过开关52、62和51电连接到第一通道的DAC 110的输出。换句话说，DAC 110和210的输出被短路。类似地，第三通道300的DAC 310的输出经由开关53、66和54电连接到第四通道的DAC 410的输出。换句话说，DAC 310和410的输出被短路。如图3所示，由于开关64的断开状态，第一放大器级220和320的输入保持电断开。此外，由于开关80的断开状态，第二级230和330的输入保持电断开。此外，由于第一级220和320断电，因此没有通过第一级220与320的信号路径。

有利地，用户可以结合第二级230和第二通道200的DAC 210来操作第一通道100，以生成信号Vout_0，同时观察第一通道100的进一步性能增强。信号Vout_0是数字信号DO的模拟表示。用户可以从外部短路第一和第二通道100和200的输出端子140和240，如图4所示。因此，第二通道200的第二级230和第一通道100的第二级130有效地并联操作。此外，数字信号DO可以被提供给第一通道100的DAC 110和第二通道200的DAC 210的输入。因此，第一通道的DAC 110和第二通道200的DAC 210也有效地并联操作。在一个示例中，可以通过闭合耦合在DAC 110和210(未示出)的输入之间的附加开关来将信号DO提供给DAC 210的输入。可替换地，除了DAC 110的输入之外，信号DO可以被单独地提供给DAC 210的输入。

类似地，用户可以结合第三通道300的第二级330和DAC 310来操作第四通道400，以生成信号Vout_3，同时观察第四通道的进一步性能增强。信号Vout_3是数字信号D3的模拟表示。用户可以将第三和第四通道300和400的输出端子340和440外部短路，如图4所示。因此，第三通道300的第二级330和第四通道400的第二级430有效地并联操作。此外，数字信号D3可以被提供给第四通道400的DAC 410和第三通道300的DAC 310的输入。因此，第四通道的DAC 410和第三通道300的DAC 310也有效地并联操作。在一个示例中，可以通过闭合耦合在DAC 310和410(未示出)的输入之间的附加开关来将信号D3提供给DAC 310的输入。可替换地，除了DAC 410的输入之外，信号D3可以被单独地提供给DAC 310的输入。

图4所示配置的仿真结果揭示了通道100和400的以下性能特征：

与图3的布置类似，可以观察到第一通道100和第四通道400实现了较低的电压净空，并且还可以实现较低的输出阻抗。然而，图4的布置的性能进一步提高，因为通道100和400实现了较低的噪声和INL/DNL误差。例如，DAC 110/210和310/410的输出可以说是平均的，以提高误差性能。与图3的布置相比，这是以更高的功耗为代价的，因为DAC 210和310在图4中通电并使用。

图5示出了根据另一个示例操作状态的集成电路10。图5与图4的不同之处在于，第二通道200的第一放大器级220通电和并联连接到第一通道100的第一放大器级120。此外，第三通道的第一放大器级320被通电并并联连接到第四通道400的第一放大器级别420。有利的是，在图5的布置中，第二通道的第一放大器级220可以与第一通道100结合使用，以进一步提高第一通道100的性能。第三通道的第一放大器级320可以与第四通道400结合使用，以进一步提高第四通道的性能。特别是，用户可以如上文针对图4所述操作图5的集成电路10，以实现进一步的性能增强。

图5所示配置的仿真结果显示了通道100和400的以下性能特征：

可以观察到，第一通道100和第四通道400实现了与上面针对图4所描述的相同的性能增强。然而，通过图5的布置，DC偏移进一步减小。这是以比图4的布置更高的功耗为代价的，因为第一放大器级220和320已通电并在使用中。

图6示出了根据另一个示例操作状态的集成电路10。特别地，图6示出了一个示例操作状态，其中四个通道中的每个通道的每个DAC、第一放大器级和第二放大器级被组合以大大提高第一通道100的性能。

如图6所示，开关51、52、53、54、62、64、66、70、80、90中的每一个都处于短路(即闭合)状态。换句话说，图6的布置与图5的不同之处在于，开关64和80是闭合的。因此，第一放大器级220、320和420并联电连接到第一通道100的第一放大器级120。此外，DAC 110、210、310、410中的每一个的输出被短路，并且到第二级130、230、330、430中的每个的输入被短路。

有利地，用户可以结合第二、第三和第四通道200、300、400来操作第一通道100，以生成信号Vout_0，同时观察到第一通道100的更大性能增强。信号Vout_0是数字信号DO的模拟表示。用户可以从外部短路四个通道中每个通道的输出端子140、240、340和440，如图6所示。因此，第二放大器级230、330和430并联电连接到第一通道100的第二放大级130。此外，数字信号DO可以被提供给第四通道中的每个通道的每个DAC 110、210、310和410的输入。因此，DAC 110、210、310和410中的每一个都并联地操作。在一个示例中，可以通过闭合耦合在DAC 110和210(未示出)的输入之间的一个或多个附加开关来将信号DO提供给DAC 210的输入。或者，信号DO可以被单独地提供给每个DAC的输入。

图6所示配置的仿真结果揭示了通道100的以下性能特征：

可以观察到，与之前的每种安排相比，图6的安排改善了上表中的每一种性能特征。然而，这对用户来说代价很大，因为只有一个频道(例如第一频道100)可供用户使用。

可以理解的是，用户并不局限于图2-6所示的配置。相反，用户可以操作集成电路10中的开关，以实现通道之间的所有不同的并联组件组合(即DAC、第一放大器级和第二放大器级)，其示例如下。

图7展示了集成电路10的另一种工作状态。图7中的布置与图4中的布置相似。然而，图7与图4的不同之处在于，开关70和80是开路的。这样，第二放大器级130和230的输入没有短路，而是开路。类似地，第二放大器级330和430的输入也是开路的。这样，由于第二级130和230不能并联操作，所以用户不需要外部短路输出端子140和240。类似地，用户不需要从外部短路输出端子340和440，因为第二级330和430不能并联操作。因此，根据图3和图4中的布置，用户可能无法实现较低的输出阻抗和电压净空。然而，用户仍然可以实现与组合DAC 110和210以及组合DAC 310和410相关联的性能增强，例如噪声和INL/DNL特性的改进。

图8展示了集成电路10的另一种工作状态。图8中的布置与图5中的布置相似。然而，图8与图5的不同之处在于，第二放大器级230和330断电。例如，第二放大器级230和330可以被配置为当不使用第二放大器级别230和330时使它们的输出浮动。可替换地或附加地，第二级230和330的输入可以与集成电路10的其余部分断开，例如使用附加的串联开关(未示出)。

因此，第二级130和230不能并联操作。第二级330和430也不能并联操作。因此，用户不需要使输出端子140和240以及340和440短路。根据图3和图4中的安排，用户可能无法实现较低的输出阻抗和电压净空。然而，用户仍然可以实现与组合DAC 110/210和310/410相关联的性能增强，例如噪声和INL/DNL特性的改进。用户还可以实现与组合第一级120/220和320/420相关联的性能增强，例如DC偏移的改进。

图9展示了集成电路10的进一步操作状态。图9中的布置与图8中的布置相似。然而，图9中的布置不同之处在于开关52和53是开路的。

因此，DAC 210和110的输出没有短路，而是开路，因此DAC 210和100不能并联操作。类似地，DAC 310和410的输出没有短路，因此DAC 310和310也不能并联操作。因此，用户可能不再实现与组合DAC110/210和310/410相关联的性能增强。然而，DAC 210和310可以被断电，从而导致较低的功耗。

图10展示了集成电路10的进一步操作状态。图10的布置与图5的布置相似。然而，图10与图5的不同之处在于，开关52和53是开路的。因此，与图9中的安排一样，用户可能不再实现与组合DAC 110/210和310/410相关的性能增强。然而，DAC 210和310可以被断电，从而导致较低的功耗。

第一放大器级

参考图5，上面描述了第一通道100的第一级120和第二通道200的第一级220如何连接以并联操作。特别地，到第一级120和220的输入和输出可以被短路。

在一些示例中，当第一级120和220并联连接时，第一级120与220内部的高阻抗节点也短路。特别地，第一级120和220可以具有基本上相同的设计和/或架构。因此，第一级120中的高阻抗节点耦合到第二级220中的相应高阻抗节点。有利地，当第一放大器级并联连接时，耦合高阻抗节点可以提高第一放大器级的稳定性。

图11举例说明了如何利用高阻抗节点之间的短路连接来实现第一通道100的第一级120和第二通道的第一级220。如图11所示，第一通道100的第一级120可以实现为折叠级联运算放大器架构。

第一级120包括MOS晶体管M0、M1、M2、M3、M4、M5、M6、M7、M8、M9、M10。晶体管M0、M1、M2、M7、M8、M9和M10是PMOS晶体管。晶体管M3、M4、M5、M6是NMOS晶体管。每个晶体管都有源极、栅极和漏极端子。MO的源极耦合到上部电源轨道Vdd。MO的栅极耦合到偏置电压或参考电压Vb3。MO的漏极耦合到M1和M2的源极。Ml的栅极是到第一级120的第一输入Vin+。M2的栅极是到第一级120的第二输入Vin-。输入Vin+和Vin-一起形成到第一级120的差分输入。因此，在该实施方式中，输入Vin+和Vin-一起形成第一级120的输入，如图1至图10所示。M1的漏极耦合到M3的漏极。M3的源极耦合到下电源轨道Vss。M3的栅极耦合到偏置电压或参考电压Vb4。M2的漏极耦合到M4的漏极。M4的源极也耦合到下电源轨Vss。M4的栅极耦合到M3的栅极，因此耦合到相同的偏置电压Vb4。

M5的源极耦合到M1的漏极。M5的栅极耦合到偏置或参考电压Vbl。M7的漏极耦合到M5的漏极。M7的栅极耦合到偏置电压或参考电压Vb2。M9的漏极耦合到M7的源极。M9的源极耦合到上部电源轨Vdd。M9的栅极耦合到M7的漏极。M6的源极耦合到M2的漏极。M6的栅极耦合到M5的栅极，并因此耦合到相同的参考电压Vbl。M8的漏极与M6的漏极相连。M8的栅极耦合到M7的栅极，并因此耦合到相同的参考电压Vb2。M10的漏极耦合到M8的源极。M10的源极耦合到上电源轨Vdd。M10的栅极耦合到M9的栅极，因此也耦合到M7的漏极。M8的漏极(也是M6的漏极)形成第一级120的输出Vout。

第一级120中的以下节点可以具有相对高的阻抗：M0的漏极；M1的漏极、M2的漏极、M6的漏极、M5的漏极、M9的漏极和M10的漏极。在图11的示例中，第二通道200的第一级220具有与第一通道100的第一级120相同的架构，具有相同的高阻抗节点。因此，将不再重复对第一级220的描述。

可以使用导电路径610、620、630、640、650、660、670在第一级120和220的相应高阻抗节点之间提供短路连接。路径610经由开关611耦合到第一级120中M4的漏极，并且经由开关612耦合到第一级220中M4的漏电极。路径620经由开关621耦合到第一级120中的M1的漏极，并且经由开关622耦合到第二级220中的Ml的漏极。路径630经由开关631耦合到第一级120中M0的漏极，并且经由开关632耦合到第一级220中的漏极M0。路径640经由开关641耦合到第一级110中的M9的漏极，并且经由开关642耦合到第一级220中的M9的漏极。路径650经由开关651耦合到第一级120中的MIO的漏极，并且经由开关652耦合到第一级220中的M10的漏极。路径660经由开关661耦合到第一级120中M7的漏极，并且经由开关662耦合到第二级220中M7。路径670经由开关671耦合到第一级120的M6的漏极，并且经由开关672耦合到第一级220的M6的漏电极。

因此，当集成电路10处于第一级120和220并联连接的状态时(例如，如图5、6、8、9和10所示)，开关611、612、621、622、631、632、641、642、651、652、661、662、671、672中的每一个也可以闭合，使得第一级120、220内的相应高阻抗节点短路。

当所有四个第一级120、220、320和420平行放置时(例如，如图6所示)，图11所示的布置可以扩展到所有四个第一级。参考图12，第三通道300的第一级320和第四通道400的第一级420可以具有与第一级120和220相同的运算放大器架构。这样，集成电路10可以包括另外的开关，使得跨越所有四个的对应高阻抗节点可以被短路。特别地，提供开关613和614以将第一级320和420中的M4的漏极耦合到路径610。提供开关623和624以将第一级320和420中的M1的漏极耦合到路径620。提供开关633和634以将第一级320和420中M0的漏极耦合到路径630。提供开关643和644以将第一级320和420中的M9的漏极耦合到路径640。提供开关653和654以将第一级320和420中M10的漏极耦合到路径650。提供开关663和664以将第一级320和420中M7的漏极耦合到路径660。提供开关673和674以将第一级320和420中M6的漏极耦合到路径670。

有利的是，当每个第一级120、220、320、420并联连接时(例如，如图6所示)，每个第一级内的高阻抗节点也可以通过闭合开关613、623、633、643、653、663、673、614、624、634、644、654、664、674而短路。

应该理解，集成电路10可以包括额外的开关或电路，以适应第一级120/220和320/420何时单独并联连接(例如，如图5所示)。例如，集成电路10可以在第一级220和第三级320之间的每个路径610-670中包括串联开关。在闭合状态下，所述串联开关将允许跨越所有四个第一级的高阻抗节点短路。在断开状态下，如图5所示模式所需，所述串联开关将在一对第一级120和220以及一对第一级320和420之间提供分离。特别地，这允许第一级120和220之间的对应的高阻抗节点被短路，而不会与第一级320和420中的对应高阻抗节点短路。此外，这还允许第一级320和420之间的对应高阻抗节点短路，而不会与第一级120和220中的对应高阻节点短路。然而，只要实现了图1至图10中描述的功能，任何可替代的开关布置都可以用于耦合第一级120、220、320、420之间的高阻抗节点。

图16示出了集成电路10的第一放大器级120、220、320和420的另一个示例实现。在图16的示例中，第一放大器级120包括轨对轨输入级541。类似地，第一放大器级220、320和420包括相应的轨对轨输入级542、543、544。集成电路10还包括开关501-506、511-516和521-526。

第一级120包括MOS晶体管M511、M531、M551和M571。第一级120还包括第一电流源Cll和第二电流源C21。电流源Cll和C21以及晶体管M511、M531、M551和M571一起形成第一放大器级120的轨对轨输入级。

晶体管M511和M531是PMOS晶体管。晶体管M551和M571是NMOS晶体管。晶体管M511、M531、M551和M571中的每一个都具有源极、栅极和漏极端子。电流源Cll的第一侧耦合到上电源轨Vdd。电流源Cll的第二侧耦合到M511的源极和M531的源极。M511的栅极耦合到第一级120的第一输入Vin-。M531的栅极耦合到第一级120的第二输入Vin+。M511和M531的漏极一起形成轨对轨输入级的第一差分输出Vout+。电流源C21的第一侧耦合到下电源轨Vss。电流源C21的第二侧耦合到M551的源极和M571的源极。M551的栅极耦合到第一级120的第一输入Vin-。M571的栅极耦合到第一级120的第二输入Vin+。M551和M571的漏极一起形成轨对轨输入级的第二差分输出Vout-。块531可以表示级联在轨对轨输入级541和第一放大器级120的输出之间的第一放大器级的附加内部级。例如，块531可以包括与轨对轨输入级541形成运算放大器(例如，单级运算放大器、全级联运算放大器或其他)的附加电路。然而，块531可以是可选的。

轨对轨输入级541的以下节点可以具有相对高的阻抗：电流源Cll的第二侧、电流源C21的第二端以及M511、M531、M551和M571中的每一个的漏极。轨道到轨道输入级542、543、544具有与轨道到轨道的输入级541基本相同的结构，如由相同的附图标记所指示的，因此不重复对这些级的描述。此外，轨对轨输入级542、543、544具有与轨对轨输出级541相对应的高阻抗节点。

在轨对轨输入级541、542、543、544之间的对应高阻抗节点之间提供短路连接。电流源Cll和C12的第二侧经由开关501耦合。电流源C12和C13的第二侧经由开关511耦合。电流源C13和C14的第二侧经由开关521耦合。M511和M512的漏极经由开关502耦合。M512和M513的漏极经由开关512耦合。M513和M514的漏极经由开关522耦合。M531和M532的漏极通过开关503耦合。M532和M533的漏极通过开关513耦合。M533和M534的漏极通过开关523耦合。M551和M552的漏极经由开关504耦合。M552和M553的漏极经由开关514耦合。M553和M554的漏极经由开关524耦合。M571和M572的漏极通过开关505耦合。M572和M573的漏极经由开关515耦合。M573和M574的漏极经由开关525耦合。电流源C21和C22的第二侧经由开关506耦合。电流源C22和C23的第二侧经由开关516耦合。电流源C23和C24的第二侧经由开关526耦合。

当集成电路10处于第一级120和220将并联连接的状态时(例如，如图5、8、9和10所示)，开关501、502、503、504、505和506中的每一个也可以闭合，使得轨对轨级541和542内的相应高阻抗节点短路。类似地，当第一级320和420要并联连接时，开关521、522、523、524、525、526中的每一个也可以闭合，使得轨对轨级543和544内的相应高阻抗节点短路。当所有四个第一放大器级120、220、320和420并联放置时(例如，如图6所示)，开关511、512、513、514、515和516可以进一步闭合，从而使轨对轨级541、542、543、544上的相应高阻抗节点短路。尽管未示出，但是也可以使用类似的技术相应地短路附加块531、532、533、544中的相应高阻抗节点。

应当理解，第一级120、220、320和420可以包括任何其他类型的输入级来代替轨对轨输入级541、542、543、544。图17A示出了第一放大器级120的另一个输入级741A的示例。输入级741A包括电流源CIA以及PMOS晶体管M71A和M73A。电流源CIA的第一侧被耦合到上电源轨道Vdd。电流源CIA的第二侧耦合到M71A和M73A的源极。M71A的栅极耦合到第一放大器级120的第一输入Vin-。M73A的栅极耦合到第一放大器级120的第二输入Vi n+。M71A和M73A的漏极形成输入级741A的输出VoutA。

图17B示出了第一放大器级120的输入级741B的另一个示例。输入级741B包括电流源C1B以及NMOS晶体管M71B和M73B。电流源C1B的第一侧耦合到下电源轨Vss。电流源C1B的第二侧耦合到M71B和M73B的源极。M71B的栅极耦合到第一放大器级120的第一输入Vin-。M73B的栅极耦合到第一放大器级120的第二输入Vin+。M71B和M73B的漏极形成输入级741B的输出VoutB。

图17C示出了输入级741C或第一放大器级120的另一个示例。输入级741C包括电流源C1C和跨导级700C。电流源C1C的第一侧耦合到上电源轨Vdd。电流源C1C的第二侧耦合到跨导级700C，以向跨导级700提供电流。跨导级700C接收到第一放大器级120的第一输入Vin和到第一放大器级别120的第二输入Vin。跨导级700C将电压输入Vin-/Vin+转换为电流输出loutC。本领域中已知的任何跨导级都可以用作跨导级700C。

图17D示出了第一放大器级120的输入级741D的另一个示例。输入级741D类似于输入级741C。输入级741D的不同之处在于电流源CID耦合在下电源轨Vss和跨导级700D之间。

应该理解，在图17A-17D的每个示例中，第一放大器级220、320和420可以具有与第一放大器级120基本相同的输入级。

应当理解，以上示例是第一放大器级的一组可能的实现方式。可以使用除所示出的体系结构之外的体系结构。此外，可以使用不同的开关布置，前提是当两个或多个第一放大器级并联操作时，可以在第一级之间的相关位置之间，即在相应的高阻抗节点之间提供短路，如图1至10中的任何一个所需或以其他方式。例如，图12和图16显示了如何在高阻抗节点之间使用不同的开关布置。

应当理解，并非第一级之间的所有高阻抗节点都需要耦合，以便观察稳定性的改善。相反，在第一放大器级之间耦合任何一个或多个对应的高阻抗节点就足够了。耦合高阻抗节点可能会给电路引入寄生电容(例如，由于在电路中使用额外的开关)。这样，当第一级并联操作时，可以耦合高阻抗节点中的任何一个或多个，以在稳定性和引入的寄生效应之间取得平衡。

上面已经描述了第一放大器级在不使用时可以如何断电。例如，在图3、图4和图7中，第二通道200的第一级220和第三通道300的第一级320可以断电以节省功率。参考图12的示例实施方式，第一级220可以包括偏置节点Vb3(M0的栅极)处的上拉电路、偏置节点Vb2(M7的栅)处的下拉电路和偏置节点Vb4(M3和M4的栅极)的下拉电流。当第一级220要断电时，上拉和下拉电路可以被激活以使第一级220的输出(Vout，M8的漏极)浮动。第一级120、320、420可以包括相应的上拉和下拉电路，使得它们也可以在用户需要时断电。

每个上拉电路可以包括开关。特别地，偏置节点Vb3处的上拉电路可以包括耦合在Vb3和Vdd之间的开关。偏置节点Vb2处的上拉电路可以包括耦合在Vb2和Vdd之间的开关。此外，下拉电路还可以包括开关。特别地，偏置节点Vb4处的下拉电路可以包括耦合在Vb4和Vss之间的开关。当第一级要断电时，每个上拉开关和下拉开关都闭合。因此，偏置节点Vb3和Vb2被上拉到Vdd。偏置节点Vb4被下拉到Vss。因此，第一级Vout的输出将浮动。

优选地，上拉电路中的开关是PMOS开关。例如，偏置节点Vb3处的上拉电路可以是耦合在Vb3和Vdd之间的PMOS开关。PMOS开关的源极可以耦合到Vdd，并且PMOS交换机的漏极可以耦合至Vb3。类似地，偏置节点Vb2处的上拉电路可以是耦合在Vb2和Vdd之间的PMOS开关。例如，PMOS开关的源极可以耦合到Vdd，PMOS交换机的漏极可以耦合至Vb2。优选地，下拉电路可以是NMOS开关。特别地，偏置节点Vb4处的下拉电路可以是耦合在Vb4和Vss之间的NMOS开关。NMOS开关的源极可以耦合到Vss，并且NMOS交换机的漏极可以耦合至Vb4。PMOS和NMOS开关的状态(即断开或闭合)可以用到所述开关的栅极的合适的控制信号来控制。

可以理解，类似的上拉和下拉电路可以用于图16和17A-17D的示例实现方式，或者第一放大器级的其他实现方式，以使第一放大器级断电。

第二放大器级

参考图3，描述了第一通道100的第二级130和第二通道200的第二级230如何连接以并联操作。特别地，到第一级120和220的输入经由开关70短路，并且输出可以由用户在输出端子140和240处短路。图13示出了第二级130和230以及交换机70的示例实现。

如图13所示，第二级130可以实现为A类放大器。第二级130包括MOS晶体管M100和Ml 10。晶体管M100是PMOS晶体管，晶体管MHO是NMOS晶体管。晶体管M100和MHO中的每一个都具有源极、漏极和栅极。M100的源极耦合到上电源电压Vdd。M100的栅极形成到第二级130的输入。M100的漏极耦合到MHO的漏极。MHO的源极耦合到较低的电源电压Vss。Ml 10的栅极耦合到偏置电压或参考电压VbO。晶体管M100和MHO的漏极处的节点形成第二级130的输出。

第二通道200的第二级230也可以与第一通道100的第二级130基本相同。特别地，第二级230也是a类放大器。第二级230包括MOS晶体管M200和M210。晶体管M200是PMOS晶体管，晶体管M210是NMOS晶体管。晶体管M200和M210中的每一个都具有源极、漏极和栅极。M200的源极耦合到上电源电压Vdd。M200的栅极形成到第二级230的输入。M200的漏极耦合到M210的漏极。M210的源极耦合到较低的电源电压Vss。M210的栅极耦合到偏置电压或参考电压Vbl。晶体管M200和M210的漏极处的节点形成第二级230的输出。

图1中所示的开关70可以用导电路径71以及两个开关72和74来实现。导电路径71经由开关72耦合到晶体管M100的栅极(即，到第二级130的输入)。导电路径71还经由开关74耦合到晶体管200的栅极(即，到第二级230的输入)。

这样，当开关72和74闭合时，在晶体管M100和M200的栅极之间提供短路。因此，第二级130和230的输入可以短路，例如，根据图3、4、5、6和10所示模式的要求。否则，开关72和74可以保持断开，使得到第二级130和230的输入保持开路，如其他模式所需。

可以理解，第三通道30的第二级330、第四通道400的第二级430以及第二级330和430的输入之间的开关90可以以类似的方式实现。如图14所示，第三通道300的第二级330和第四通道400的第二级430可以具有与第二级130和230相同的架构。特别地，第二级330和430都可以是A类放大器。

第二级330包括MOS晶体管M300和M310。晶体管M300是PMOS晶体管，晶体管M310是NMOS晶体管。晶体管M300和M310中的每一个都具有源极、漏极和栅极。M300的源极耦合到上电源电压Vdd。M300的栅极形成到第二级330的输入。M300的漏极与M310的漏极相连。M310的源极耦合到较低的电源电压Vss。M310的栅极耦合到偏置电压或参考电压Vb2。晶体管M300和M310的漏极处的节点形成第二级330的输出。

第二级430包括MOS晶体管M400和M410。晶体管M400是PMOS晶体管，晶体管M410是NMOS晶体管。晶体管M400和M410中的每一个都具有源极、漏极和栅极。M400的源极耦合到上电源电压Vdd。M400的栅极形成到第二级430的输入。M400的漏极耦合到M410的漏极。M410的源极耦合到较低的电源电压Vss。M410的栅极耦合到偏置电压或参考电压Vb3。晶体管M400和M410的漏极处的节点形成第二级430的输出。

图1中所示的开关90可以用导电路径91以及两个开关92和94来实现。导电路径91经由开关92耦合到晶体管M300的栅极(即，到第二级330的输入)。导电路径91还经由开关94耦合到晶体管400的栅极(即，到第二级430的输入)。

这样，当开关92和94闭合时，在晶体管M300和M400的栅极之间提供短路。因此，第二级330和430的输入可以短路，例如，根据图3、4、5、6和10所示模式的要求。否则，开关72和74可以保持断开，使得到第二级130和230的输入保持开路，如其他模式所需。

图14还说明了如何实现图1中的交换机80。特别地，开关82串联设置在导电路径71和91之间。因此，当所有第二级230和330并联放置时(例如，如图6所示)，开关82、74和92可以闭合，以便在第二级230330的输入之间提供短路。此外，开关72和94也可以闭合，以便短路扩展到第二级130和430的输入，如图6所示。

可以理解的是，图13和图14显示了第二级的一组可能的实现方式。可以使用除所示之外的体系结构，例如B类或AB类体系结构。此外，可以使用不同的开关布置，前提是可以在第二级的输入之间提供短路，如图1至图10所述或其他方式。

插值DAC

在一些示例中，DAC通道100、200、300、400可以被实现为插值DAC。有利的是，插值DAC可以进一步节省芯片上的空间。

参考图19，图19举例说明了DAC通道100和200如何实现为插值DAC。第一通道100包括MSB(最高有效位)DAC 9110、插值电路9120和输出级9130。这些可以被认为是插值DAC的子级。输出级9130可以被认为是插值电路9120的一部分。MSB DAC 9110接收相应数字输入DO的MSB部分。MSB DAC 911 0基于DO的MSBS部分输出电压vdactopO和vdacbotO。vdactopO和vdacbotO的值将取决于DO的MSBs部分的值。例如，MSB DAC 9120可以是串DAC，包括串联耦合在上电源电压(例如Vdd)和下电源电压(如Vss)之间的电阻器串。电压vdactopO和vdacbotO对应于电阻器任一侧的电压，该电阻器是基于DO的MSB部分来选择的。

插值电路9120包括开关S11-S14、晶体管Q10-Q19和电流源111-114。晶体管Q10-Q17中的每一个被图示为PMOS器件，并且晶体管Q18-Q19被图示为NMOS器件。然而，应当理解，可以实现使用用于Q10-Q17的NMOS器件和用于Q18-Q19的PMOS器件的等效电路。开关Sil被布置为将Q10的栅极耦合到vdactopO或vdacbotO。开关S12被布置为将Q12的栅极耦合到vdactopO或vdacbotO。开关S13被布置为将Q14的栅极耦合到vdactopO或vdacbotO。开关S14被布置为将Q16的栅极耦合到vdactopO或vdacbotO。开关S11-S14的状态(即，它们是将相应晶体管的栅极连接到vdactopO还是vdacbotO)由LSB(最低有效位)解码器LSB1控制。Q10和Qll的源极通过电流源IL耦合到上供电轨Vdd。Q12和Q13的源极经由电流源112耦合到上电源轨Vdd上。Q14和Q15的源极经由电流源113耦合到上电源轨Vdd。Q16和Q17的源极经由电流源114耦合到上电源轨Vdd。Q18和Q19的源极被耦合到下供电轨道Vss。Q18的栅极耦合到Q19的栅极和Q18的漏极。Q10、Q12、Q14和Q16的漏极也耦合到Q18的漏极。

输出级9130包括放大器Gl以及反馈阻抗Zll和Z12。Qll、Q13、Q15和Q17的漏极耦合到放大器Gl的正(非反相)输入。Qll、Q13、Q15、Q17的栅极耦合到Gl的输出。

反馈阻抗Zll耦合在G1的负(反相)输入端和下电源轨Vss之间。反馈阻抗Z12耦合在G1的负输入端和Gl的输出端之间。

在操作中，MSB DAC 9110基于DO的MSB输出电压vdactopO和vdacbotO。开关Sil、S12、S13和S14基于DO的LSB将Q10、Q12、Q13和Q14的栅极耦合到vdactopO或vdacbotO。开关S11-S14基于DO的LSA递增操作。例如，当LSB处于最低(全部为“0”)时，开关S11-S14可以将所有的栅极耦合到vdacbotO。随着LSB字的增加，开关S11-S14可以将相应的门递增地切换到vdactopO而不是vdacbotO。内插电路9120的剩余部分与输出级9130相结合，用于对开关Sll-S14的输出进行平均。在通道100的输出9140处输出该平均值作为输出信号voutO。应当理解，插值DAC的操作和功能在本领域是已知的，因此不详细描述插值DAC的工作原理。

参考第二通道200，第二通道还包括MSB DAC 9210、插值电路9220和输出级9230。第二通道200的架构和功能基本上类似于第一通道100，因此不重复其描述。相似之处可以从图19中通过类似的参考符号来识别。

如图19所示，集成电路10还包括开关Tl、T2、T3、T4和T5。开关Tl耦合在第一通道100的MSB DAC 9110的输出vdactopO和第二通道200的MSB DAC9220的输出vdactopl之间。开关T2耦合在第一通道100的MSB DAC 9110的输出vdacbotO和第二通道200的MSB DAC9220的输出vdac botl之间。开关T3耦合在Q18的漏极和Q28的漏极端之间。开关T4耦合在Gl的正(非反相)输入和G2的正(不反相)输入之间。开关T5耦合在Gl的负(反相)输入端和G2的负(反转)输入端之间。

有利地，即使当通道100和200被实现为插值DAC时，本公开的技术也可以被应用来实现第一通道100的各种性能增强。例如，开关Tl和T2可以闭合以将MSB DAC 9110的输出短路到MSB DAC 9210的相应输出。DO的MSB可以被施加到第二通道200的MSB DAC 9210。此外，DO的LSB可以被应用于第二通道200的LSB解码器LSB2。参考图4、5、7和8，这可以被认为在功能上类似于与第一通道100的DAC 110并联操作第二通道200的DAC 210。这样，通过闭合开关T1和T2可以实现相应的优点。特别地，通过将第二通道200的MSB DAC 9220供给第一通道100，以换取对第一通道100的性能增强，牺牲了第二通道的功能。

附加地或可替换地，开关T3和T4可以闭合。因此，Q28和Q18的漏极将被短路。此外，G1和G2的正(非反相)输入将被短路。参考图5、图8、图9和图10，这可以被认为在功能上类似于将第二通道200的第一级220与第一通道100的第一级120并联操作。这样，通过闭合开关T3和T4可以实现相应的优点。特别地，通过将第二通道200的插值电路9220的组件供给第一通道100，以换取对第一通道100的性能增强，牺牲了第二通道的功能。

除上述之外或可替代地，开关T5可以闭合。因此，G1和G2的负(反相)输入将被短路。第一通道100的输出端子9140可以与第二通道的输出端子9240外部短路。或者，可以闭合输出端子9140和9240之间的额外开关。参考图3、图4、图5和图10，这在功能上类似于使第二通道200的第二级230与第一通道100的第二级120并联操作。这样，通过闭合开关T5可以实现相应的优点。特别地，通过将第二通道200的输出级9230的组件供给第一通道100，以换取对第一通道100的性能增强，牺牲了第二通道的功能。

否则，开关T1-T5可以保持打开，通道100和200可以独立操作，如图2所示。

应该理解，图19表示使用插值DAC的本公开的集成电路10的一种可能的实现方式，并且可以使用其他功能类似或等效的实现方式。

应当理解，虽然仅示出了通道100和200，但是通道300和400可以具有类似的架构和设计，其中开关的位置对应于开关T1-T5的位置。此外，可以在通道200和300之间提供相应的开关，从而可以组合所有四个通道上的子级(例如，如图6所示)。

开关

应当理解，本公开中描述的开关可以使用任何类型的电子或电气开关来实现，例如使用一个或多个FET器件(例如MOSFET和CMOS开关)、逻辑门或其他。开关可以由NMOS或PMOS技术中的任何一种制成，或者由两者并联的组合制成(传输门配置)。在某些情况下，可以使用诸如顺序开关之类的更复杂的开关来避免电源顺序问题，例如在使用单独的电源域的情况下。当开关处于“关闭”状态时，T形开关也可用于改善开关两侧节点之间的隔离。用于实现所使用的开关的FET设计可以包括平面FET、高k FET、HKMG晶体管、2.5D finFET和栅极环绕(GAA)FET。还可以使用双扩散FET器件(DMOS)，并且可以特别有利于高电压应用。可以使用FET器件的任何其他变体。可以使用具有相对高的阈值电压的FET来实现低截止泄漏开关。此外，上述开关和FET可以用于实现本文所讨论的多路复用器。

此外，将意识到，用户可以与集成电路10交互，以各种不同的方式改变开关的状态。在一些示例中，集成电路10包括控制开关的状态的非易失性存储器(NVM)。附加地或可替换地，集成电路10包括控制开关的状态的软件寄存器。用户可以对NVM或软件寄存器进行编程，以根据期望的性能模式来选择开关的操作状态，例如通过向集成电路输入控制信号。在某些示例中，NVM或软件寄存器是用一组预定的开关状态组合预先编程或“硬编码”的。每个预定的开关状态组合可以对应于特定的性能模式，例如上面针对图2至图10描述的那些。因此，用户可能没有选择每个单独开关的状态的自由，而是可以从一组预定义的性能模式中选择一个模式。NVM或软件寄存器然后可以根据所选择的性能模式设置开关的状态，例如，如图2至图10所示。用户可以通过向集成电路输入控制信号来与NVM或软件寄存器通信以选择期望的性能模式。可以经由集成电路的输入端子、经由无线通信装置、或者经由集成电路芯片上系统(SoC)或封装中系统(SiP)架构的模块向集成电路提供控制信号。

图18A示出了可以在本公开的示例中使用的示例开关800A。开关800A包括PMOS晶体管M81A和M83A。M81A的漏极耦合到开关800A的第一端子S1A。M83A的漏极耦合到开关的第二端子SIB。M81A和M83A的源极彼此耦合。M81A和M83A的栅极彼此耦合。M81A和M83A的背栅也耦合在一起。M81A和M83A的栅极形成到开关800A的控制端子S1_ENB。例如，当端子S1_ENB处的信号为“高”时，开关800A可以闭合以在端子S1A和SIB之间形成短路。当端子S1_ENB处的信号为“低”时，开关800A可以断开以在端子S1A和SIB之间形成开路。有利地，在晶体管M81A和M83A之间不形成正向二极管，这意味着开关800A可以更有效和高效地改变状态。

图18B示出了可以在本公开的示例中使用的另一示例开关800B。图18B中的开关800B是T形开关的一个示例。开关800B包括PMOS晶体管M81B、M83B和NMOS晶体管M85B。M81B的漏极耦合到开关800B的第一端子S2A。M83B的漏极耦合到开关800B的第二端子S2B。M81B和M83B的源极彼此耦合。M81B和M83B的栅极彼此耦合。M85B的漏极耦合到M81B和M83B的源极。M85B的栅极耦合到M81B和M83B的栅极。M85B的源极可以耦合到参考电压。M81B、M83B和M85B的栅极形成到开关800A的控制端子S2_ENB。例如，当端子S2_ENB处的信号为“高”时，开关800B可以闭合以在端子S2A和S2B之间形成短路。当端子S2_ENB处的信号为“低”时，开关800B可以断开以在端子S2A和S2B之间形成开路。有利地，T形开关800B不具有跨其的二极管路径，因此对于电源序列测试和跨不同电源域的使用是鲁棒的。此外，交换机800B具有改进的隔离性能。当开关“断开”(断开)时，晶体管M85B将晶体管M81B和M83B的源极之间的节点连接到地，这使其具有低阻抗，从而在断开状态下改善端子S2A和S2B之间的隔离。

图18C显示了T形开关800C的另一个示例。T形开关800C与T形开关800类似。然而，晶体管M83C被反转，使得其漏极耦合到M81C的源极，并且其源极耦合到端子S2B。这样，M8C的漏极耦合到M81C的源极和M83C的漏极。开关800C可以像开关800B一样具有改进的隔离特性，但对于开关测序技术可能没有那么鲁棒。

尽管图18A-18C显示了PMOS开关的实现方式，但应理解，相反极性(NMOS)开关可以以类似的方式实现。

将理解的是，任何其他类型的交换机实现都在本公开的范围内。

在一些示例中，可以使用诸如一次性可编程(OTP)熔断器之类的熔断器来实现开关。可以使用任何其他合适的保险丝。保险丝最初是在短路状态下提供的。这样，在操作集成电路10之前，根据期望的性能模式，基于用户输入将一些熔断器的状态改变为开路状态。可替换地，开关可以使用最初以开路状态提供的反熔丝来实现。这样，在操作集成电路100之前，根据期望的性能模式，基于用户输入将一些熔断器的状态改变为闭合电路状态。在US7755162中描述了反熔丝的一个例子。

方法

图20示出了根据本公开的一个示例的方法。在步骤S2001中，提供一种集成电路，该集成电路包括：多个数模转换器(DAC)通道，包括第一通道和第二通道,每个通道包括用于接收数字信号的输入、用于输出模拟信号的输出以及位于所述输入和所述输出之间的多个子级，和被配置为使得所述第二通道的至少第一子级能够与所述第一通道的对应第一子级并联操作的电路。

在步骤S2003，接收指示第一子级是否要并联操作的控制信号。例如，用户可希望通过将第二声道的第一子级与第一声道的第一子级组合来提高第一声道的性能。此外，用户可能乐于牺牲第二频道的功能。用户可以相应地向集成电路提供控制信号。集成电路可以包括解释控制信号并相应地配置子级的电路。在一些示例中，控制信号可以经由集成电路的输入端子、经由无线通信装置、或者经由集成电路芯片上系统(SoC)或封装中系统(SiP)架构的模块输入到集成电路。

在步骤S2005，确定第一子级是否要并联操作。如果要并联操作，则第一子级的输入或输出被短路。例如，如果被组合的子级是通道的DAC级，则将DAC级的输出短路以使DAC级能够并联操作就足够了。然后，用户可以向两个DAC提供相同的数字输入，使得DAC并联操作。如果被组合的子级是通道的第二放大器级，则将输入短路到第二放大器级别以使第二放大器级能够并联操作就足够了。然后，用户可以从外部短路集成电路的输出端子，以并联操作第二放大器级。如果被组合的子级是第一放大器级，则这些级的输入和输出都可以被短路，使得第一级将并联操作。

如上所述，可以使第二通道的一个子级以上能够与第一通道的相应子级并联操作。例如，第二通道的DAC级、第一放大级和第二放大级的任何组合都可以与第一通道的相应级并联操作。因此，控制信号可以指示通道的第二子级是否要并联操作，并且图20的方法可以进一步包括，如果第二子级要并联操作的话，至少短路它们的输入或输出。

其他变化

尽管图中仅示出了四个通道，但是应当理解，本公开的技术可以应用于具有任意数量通道的集成电路。例如，具有N个通道的集成电路可以结合本公开的技术来并联操作通道的级，如本文所讨论的，其中N是大于或等于2的整数。

在图1至图10中，DAC被示为提供单端输出，第一放大器级被示为具有单端输入。然而，应当理解，DAC可以是提供差分输出的不同DAC，并且第一级可以具有差分输入。

每个通道中的DAC 110、210、310、410可以根据任何已知技术来实现。DAC可以是任何电压的DAC。DAC可以是电流DAC、C-DAC(电容性DAC)、有源MOS分压器和/或包括电阻器网络。

每个DAC通道的输出都被描述为输出“端子”。可以理解，根据所实现的技术，可以针对不同的集成电路封装实现不同类型的输出端子。例如，输出端子可以是引脚、凸点、球、引线框、接合线焊盘或其他。在优选实施方式中，输出端子用于输出或提供芯片外的信号。然而，在一些示例中，输出端子可以是用于向其他芯片上组件提供信号的内部芯片上端子。

应当理解，可以实现与本文所描述和图示的那些不同的开关位置和布置，只要它们允许用户如上所述组合/耦合通道的级和组件。例如，可以使用任何开关布置，只要可以至少短路DAC的输出、第一级的输入和输出以及第二级的输入，如本文所述。此外，可以使用允许第一级的至少一些高阻抗节点被耦合的任何开关布置，如本文所述。可选地，开关布置还可以允许用户短路DAC的输入和/或第二级的输出。然而，仍将意识到，开关布置不需要使得用户能够实现本文所讨论的所有可能的阶段和部件组合。相反，在一些示例中，除了图2中的电路配置外，开关布置还可以允许图3至图10中所示和上述的任何一个或多个电路配置。即使在这样的示例中所示的电路配置中的一些可能无法实现，集成电路10仍然可以提供灵活性，同时通过允许用户将一个通道的至少一个阶段与另一个通道组合来减少芯片上的冗余电路的数量。

在一些示例中，在DAC 110-410的输出处不需要开关以便并联操作它们。相反，可以在DAC 110-410内部的节点之间提供开关，其可以被闭合以实现DAC的期望并联操作。

在一些示例中，每个DAC通道100-400可以包括位于第一放大器级和第二放大器级之间的一个或多个附加级。附加级可以为沟道提供附加增益，这在具有特别低的本征电压增益的实现中是有用的(例如，当使用纳米CMOS技术时)。附加的阶段可以被包括用于对通道的任何其他适当的增强。可以使用任何已知的附加阶段。将意识到，在第一和第二放大器级之间的附加级的存在将不会影响如本文所讨论的组合通道的各种组件和级的能力。此外，根据本公开的技术，附加级可以被配置为允许不同通道的附加级之间的并联操作。例如，通道的附加级中的输入、输出和/或高阻抗节点可以经由开关耦合到另一通道中的相应位置。

可以理解，任何已知的技术都可以用于使未使用的级或通道断电，以提高集成电路10的功率效率。例如，可以使用电路切换技术或电源调节技术来关闭通道或级。

应当理解，可以使用各种偏置技术来实现本文所讨论的FET器件，包括例如大容量偏置技术，例如反向、正向或自适应大容量偏置(分别为BBB、FBB和ABB)。有利地，这种偏置技术可用于实现FET器件的更宽的输入电压范围，减少开关中的关断状态泄漏，以及如果需要或根据需要改变阈值电压。反向或自适应体偏置技术对于提供低关断泄漏开关可能特别有用。

应当理解，可以使用已知的最佳实践技术来最小化由本文所讨论的开关布置和电路配置引起的寄生阻抗和布局相关效应(LDE)的影响。例如，可以使用仿真来验证实现。类似地，可以使用最佳实践技术来使实现对于其他集成电路制造、封装和热考虑是鲁棒的。此外，应当理解，可以使用最佳实践设计和布局技术来设计和实现每个通道，使得每个通道的功率和电流输送特性基本相同。

本文所述的电流源可以是任何合适类型的电流源，包括但不限于简单的(例如，单个器件)MOS电流源、级联MOS电流源或任何其他合适类型的电压源。

其他示例

以下示例示出了本公开的特征，这些特征可以组合使用。

示例1.一种集成电路，包括:

多个数模转换器(DAC)通道，包括第一通道和第二通道,每个通道包括用于接收数字信号的输入、用于输出模拟信号的输出以及在输入和输出之间的多个子级；和

一个或多个电路元件，可在短路状态和开路状态之间改变，

其中所述第二通道的至少第一子级的输入节点或输出节点经由所述电路元件中的至少一个电路元件耦合到所述第一通道的信号路径。

示例2.示例1的集成电路，其中所述第二通道的第一子级的输入节点或输出节点耦合到所述第一通道的第一子级的对应输入节点或输入节点。

示例3.示例1或2的集成电路，其中所述第一通道的第一子级包括所述第一通道的信号路径,并且所述第二通道的第一子级包括所述第二通道的信号路径。

示例4.根据示例1至3中任一项所述的集成电路，其中，所述集成电路被配置为接收控制信号，并且所述电路被配置成基于所述控制信号来选择所述电路元件的状态。

示例5.根据示例1至4中任一项所述的集成电路，其中所述至少一个电路元件耦合在所述第二沟道的第一子级的输入节点与所述第一沟道的所述第一子级对应的输入节点之间。

示例6.根据示例1至4中任一项所述的集成电路，其中所述至少一个电路元件耦合在所述第二沟道的第一子级的输出节点与所述第一沟道的所述第一子级对应的输出节点之间。

示例7.根据示例1至4中任一项所述的集成电路，其中所述多个电路元件包括耦合在所述第二沟道的第一子级的输入节点与所述第一沟道的所述第一子级对应的输入节点之间的第一电路元件，以及至少一个电路元件，耦合在第二通道的第一子级的输出节点和第一通道的第一子级的对应输出节点之间。

示例8.根据示例1至7中任一项所述的集成电路，其中所述第二沟道的所述第一子级的至少一个内部节点经由所述电路元件中的至少一者耦合到所述第一沟道的第一子级中的对应内部节点。

示例9.根据示例1至8中任一项所述的集成电路，其中所述集成电路经配置以在所述电路使能所述第一子级并联耦合时使所述第二沟道的至少一个其它子级断电。

示例10.示例9的集成电路，其中使第二通道的至少一个其他子级断电包括使所述子级的输出浮动。

示例11.示例10的集成电路，进一步包括上拉和/或下拉电路，所述上拉和/或下拉电路被布置为使所述子级的输出浮动。

示例12.根据示例1至11中任一项所述的集成电路，其中所述第二沟道的第二子级的输入节点或输出节点经由所述电路元件中的至少一个耦合到所述第一沟道的信号路径。

示例13.根据示例1至12中任一项所述的集成电路，其中每个多个子级包括DAC级、第一放大级和第二放大级，所述第一放大级布置在所述DAC级和所述第二放大阶段之间，其中所述DAC的输出经由所述电路元件中的至少一个耦合；

其中所述第一放大级的输入经由至少一个电路元件耦合，并且所述第一放大器级的输出经由所述电路元件中的至少一个耦合；和

其中所述第二放大级的输入经由所述电路元件中的至少一个电路元件耦合。

示例14.示例1至12中任一项的集成电路，其中每个DAC通道是插值DAC。

示例15.根据示例1至14中任一项所述的集成电路，其中所述多个通道还包括第三通道，其中，所述第三通道的第一子级的输入节点或输出节点经由所述电路元件中的至少一个电路元件耦合到所述第一通道的信号路径，所述第一子级对应于所述第二通道的第一子级。

示例16.示例1至15中任一项的集成电路，其中每个通道的子级具有基本相同的架构。

根据本公开的另一个示例，提供了一种集成电路，包括:

第一通道和第二通道，每个通道具有多个级，包括：

数模转换器(DAC)，用于接收相应的数字输入，第一放大级，其输入耦合到DAC的输出，第二放大级，具有耦合到第一放大级的输出的输入，以及

输出端子，所述输出端子耦合到所述第二级的输出；其中所述第二通道的至少一级的所述输入或所述输出经由至少一个电路元件耦合到所述第一通道的信号路径，所述至少一个线路元件可在短路状态和开路状态之间改变。

在一些示例中，集成电路包括在短路状态和开路状态之间可改变的多个电路元件。

在一些示例中，多个电路元件被布置为使得到第二放大器的输入经由电路元件中的至少一个耦合。

在一些示例中，电路元件被布置为使得到第一放大器的输入经由电路元件中的至少一个耦合。

在一些示例中，电路元件被布置为使得每个DAC的输出经由电路元件中的至少一个耦合。

在一些示例中，第一通道的第一放大器内部的高阻抗节点经由至少一些电路元件耦合到第二通道的第一扩音器内部的相应高阻抗节点。

在一些示例中，集成电路包括被配置为使第二通道的DAC和/或第一放大器断电的电路。

在一些示例中，被配置为使第二通道的第一放大器断电的电路包括上拉电路和下拉电路中的一个或多个。

在一些示例中，第一级包括运算放大器并且具有基本上相同的架构。

在一些示例中，每个第二级是A类放大器、B类放大器或AB类放大器中的一个。

在一些示例中，电路元件是开关或保险丝。

在一些示例中，集成电路还包括第三沟道和第四沟道，第三和第四通道中的每一个还包括DAC、第一放大器、第二放大器和输出凸块或引脚。

在一些示例中，多个电路元件被布置为使得每个第二放大器的输入经由电路元件中的至少一些耦合到每个其他第二放大器。

在一些示例中，多个电路元件被布置为使得每个第一放大器的输入经由电路元件中的至少一些耦合到每个其他第二放大器的输入。

在一些示例中，多个电路元件被布置为使得每个DAC的输出经由电路元件中的至少一些耦合到每个其它DAC的输出。

在一些示例中，集成电路包括用于控制或改变多个电路元件的状态的用户输入装置。

Claims (20)

1.一种集成电路，包括：

多个数模转换器(DAC)通道，包括第一通道和第二通道，每个通道包括用于接收数字信号的输入、用于输出模拟信号的输出以及在输入和输出之间的多个子级；和

被配置为使得所述第二通道的至少第一子级能够与所述第一通道的对应第一子级并联操作的电路。

2.根据权利要求1所述的集成电路，其中所述第一通道的第一子级包括所述第一通道的信号路径，并且所述第二通道的第一子级包括所述第二通道的信号路径。

3.根据权利要求1或2所述的集成电路，其中所述集成电路被配置为接收控制信号，并且所述电路被配置为使得所述第一子级能够基于所述控制信号并联操作。

4.根据权利要求1至3中任一项所述的集成电路，其中所述电路包括在短路状态和开路状态之间可变的多个电路元件。

5.根据权利要求4所述的集成电路，其中所述多个电路元件包括耦合在所述第二通道的第一子级的输入节点和所述第一通道的第一子级对应的输入节点之间的至少一个电路元件，

其中当所述电路元件处于短路状态时，所述电路使得所述第一子级能够并联操作。

6.根据权利要求4所述的集成电路，其中所述多个电路元件包括耦合在所述第二通道的第一子级的输出节点和所述第一通道的第一子级对应的输出节点之间的至少一个电路元件，

其中当所述电路元件处于短路状态时，所述电路使得所述第一子级能够并联操作。

7.根据权利要求4所述的集成电路，其中所述多个电路元件包括：第一电路元件，所述第一电路元件耦合在所述第二通道的第一子级的输入节点和所述第一通道的第一子级对应的输入节点之间；以及至少一个电路元件，耦合在所述第二通道的第一子级的输出节点和所述第一通道的第一个子级对应的输出节点之间，

其中当所述第一电路元件和所述第二电路元件处于短路状态时，所述电路使得所述第一子级能够并联操作。

8.根据权利要求4至7所述的集成电路，其中所述第二通道的第一子级的至少一个内部节点经由所述电路元件中的至少一者耦合到所述第一通道的第一子级的对应内部节点。

9.根据权利要求1至8中任一项所述的集成电路，其中所述集成电路被配置为当所述电路使得所述第一子级能够并联耦合时使所述第二通道的至少一个其他子级断电。

10.根据权利要求9所述的集成电路，其中使所述第二通道的至少一个其他子级断电包括使所述子级的输出浮动。

11.根据权利要求10所述的集成电路，还包括上拉和/或下拉电路，被布置为使所述子级的输出浮动。

12.根据权利要求1至11中任一项所述的集成电路，其中所述电路进一步被配置为使所述第二通道的第二子级能够与所述第一通道的对应第二子级并联操作。

13.根据权利要求1至12中任一项所述的集成电路，其中每个多个子级包括DAC级、第一放大级和第二放大级，所述第一放大级布置在所述DAC级和所述第二放大级之间，

其中以下任意一个或多个适用：

所述电路被配置为使得所述第二通道的DAC级能够与所述第一通道的DAC级并联操作，

所述电路被配置为使得所述第二通道的第一放大级能够与所述第一通道的第一放大器级并联操作，

所述电路被配置为使得所述第二通道的第二放大级能够与所述第一通道的第二放大级并联操作。

14.根据权利要求13所述的集成电路，其中以下任一项或多项适用：

其中所述DAC的输出经由在短路状态和开路状态之间可改变的至少一个电路元件耦合；

其中，所述第一放大级的输入经由在短路状态和开路状态之间可改变的至少一个电路元件耦合，并且所述第一放大器级的输出经由在短路状态和开路状态之间可改变的至少一个电路元件耦合；并且其中所述第二放大级的输入经由在短路状态和开路状态之间可改变的至少一个电路元件耦合。

15.根据权利要求1至12中任一项所述的集成电路，其中每个DAC通道是插值DAC。

16.根据权利要求1至15中任一项所述的集成电路，其中所述多个通道还包括第三通道，其中所述电路被配置为使得所述第一通道的第一子级和所述第二通道的第一子级能够与所述第三通道的第一子级并联操作。

17.根据权利要求1至16中任一项所述的集成电路，其中所述第一子级具有基本上相同的架构。

18.一种方法，包括：

提供一种集成电路，包括：多个数模转换器(DAC)通道，包括第一通道和第二通道，每个通道包括用于接收数字信号的输入、用于输出模拟信号的输出以及位于所述输入和所述输出之间的多个子级；和被配置为使得所述第二通道的至少第一子级能够与所述第一通道的对应第一子级并联操作的电路；

接收指示所述第一子级是否要并联操作的控制信号；和

如果所述第一子级的输入或输出要并联操作，则使它们短路。

19.根据权利要求18所述的方法，其中所述电路还被配置为使得所述第二通道的第二子级能够与所述第二通道对应的第二子级并联操作，

其中所述控制信号指示所述第二子级是否要并联操作，

所述方法还包括如果所述第二子级的输入或输出要并联操作，则使它们短路。

20.一种集成电路，包括:

多个数模转换器(DAC)，包括第一DAC和第二DAC，每个DAC被配置为将数字输入转换为模拟信号，并且每个DAC包括多个子级；和

被配置为使得所述第二DAC的至少第一子级能够与所述第一DAC对应的第一子级并联操作的电路。

Images