CN116364651A - 半导体装置及其制造方法 - Google Patents

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line
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吴佳典
朱韦臻
廖御杰
陈欣苹
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括在基板上方形成第一互连层，第一互连层包括第一导电特征以及第二导电特征；在第一互连层上形成图案化遮罩，图案化遮罩中的一或多个开口覆盖第二导电特征；经由图案化遮罩中的一或多个开口掘入第二导电特征；以及在第一互连层上方形成第二互连层。第二互连层具有与第一导电特征接触的第一通孔以及与第二导电特征接触的第二通孔。

Description

半导体装置及其制造方法
技术领域
本公开是有关于一种半导体装置，特别是有关于一种在低电阻区域与低电容区域具有不同金属线高度的半导体装置。
背景技术
半导体集成电路(integrated circuit，IC)工业已经历了指数性的成长。技术在IC材料与设计上的进步已经产生了好几世代的IC，其中每一世代都具有比先前世代更小且更复杂的电路。在IC进化的过程中，功能密度(即：每单位芯片面积的互连装置的数量)通常会增加，同时几何尺寸(即：使用制造制程所能创建的最小组件(或线段))则会减少。这种微缩过程通常通过增加生产效率以及降低相关成本来提供益处。这种微缩也增加了处理与制造IC的复杂性，并且，为了实现这些进展，也需要在IC的处理与制造方面有着相似的发展。
作为半导体制造的一部分，导电元件被形成以为IC的各种组件提供电性互连。举例来说，电网(power grid，PG)图案与导轨(track)图案形成金属化层(metallizationlayer)，以为IC提供电源选路(routing)以及信号选路。然而，随着半导体制造技术节点不断地发展，关键尺寸及间距变得越来越小。随着PG图案及导轨图案的线宽以及相邻金属化层间的距离的缩小，电阻电容延迟(RC delay)由于金属化层中更高的电阻与寄生电容而增加，这可能会降低电路的性能。因此，尽管形成互连结构的制程通常已足以满足其预期目的，但它们并非在所有方面都是完全令人满意的。
发明内容
本公开实施例提供一种半导体装置的制造方法。上述半导体装置的制造方法包括在基板上方形成第一互连层。第一互连层包括第一导电特征以及第二导电特征。上述半导体装置的制造方法亦包括在第一互连层上形成图案化遮罩，图案化遮罩中的一或多个开口覆盖第二导电特征、经由图案化遮罩中的一或多个开口掘入第二导电特征、以及在第一互连层上方形成第二互连层。第二互连层具有与第一导电特征接触的第一通孔以及与第二导电特征接触的第二通孔。
本公开实施例提供一种半导体装置的制造方法。上述半导体装置的制造方法包括在基板上方形成第一金属线以及第二金属线，其中第一金属线与第二金属线具有相同的厚度；在第一金属线与第二金属线上方沉积蚀刻停止层；移除蚀刻停止层的一部分，进而曝露第二金属线；部分地移除第二金属线，使得第二金属线变得比第一金属线还薄；在第一金属线与第二金属线上方沉积介电层；以及在介电层中形成第三金属线以及通孔，其中通孔将第三金属线与第一金属线及第二金属线中的一者连接。
本公开实施例提供一种半导体装置。上述半导体装置包括基板以及设置于基板上方的金属化层。金属化层包括第一金属线以及第二金属线，第一金属线的底部表面与第二金属线的底部表面共平面，并且第一金属线的顶部表面高于第二金属线的顶部表面。
附图说明
本公开的态样自后续实施方式及图式可更佳地理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以使论述清晰易懂。
图1是根据本公开一些实施例所示的静态随机存取存储器(SRAM)的简化示意图。
图2A是根据本公开一些实施例所示的单端SRAM单元。
图2B是根据本公开一些实施例所示，图2A的SRAM单元的简化示意图。
图3是根据本公开一些实施例所示的鳍式场效晶体管(FinFET)的透视图。
图4是根据本公开一些实施例所示，包含在具有混合高度金属线的SRAM单元中的多个薄层的示意性截面图。
图5A、图5B及图5C是根据本公开一些实施例所示，显示了SRAM结构的群组的布局俯视与截面图。
图6A及图6B是根据本公开一些实施例所示，用于形成混合高度金属线的方法的流程图。
图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22以及图23是根据图6A及图6B的方法的一些实施例所示，半导体装置的一部分于多种制造阶段中的截面图。
图24是根据本公开一些实施例所示的IC制造流程的方框图。
图25是根据本公开一些实施例所示，辨识IC布局中对电阻敏感的区域以及对电容敏感的区域并为了微影制程创建对应光罩的方法的流程图。
图26是根据本公开一些实施例所示，在对电阻敏感的区域以及对电容敏感的区域中具有金属线的范例性IC布局。
其中，附图标记说明如下：
10：SRAM单元
10A，10B：SRAM单元
20A：条带单元
20B：边缘单元
30：SRAM
110：节点
112：节点
200：鳍式场效晶体管
204：半导体鳍片
204-1～204-8：半导体鳍片
206：隔离特征
210：半导体基板
212：栅极介电质
214：栅极电极
214-1～214-7：电极
215：栅极结构
218：间隔物
220：漏极区域
222：源极区域
300：布局
400：互连结构
402：低电阻区域
403：低电容区域
403’：透明区域
404：半导体鳍片
415：晶体管
430：导线图案
444：栅极接点
444-1～444-4：栅极接点
446：接点
446-1～446-15：接点
448：通孔
448-1～448-13：通孔
456：导电特征
456-1～456-11：导电特征/金属线
458：通孔
458-1～458-5：通孔
460：导电特征
460-1～460-2：金属线
462～468：介电层
470：导电特征
472：介电层
474：介电层
478：通孔
480：导电特征
488：通孔
600：方法
602～630：操作
700：半导体装置
702：基板
703：导电特征
704：通孔层级ILD层
705：接点通孔
706：胶粘层
708：金属层
710：硬遮罩层
711-1～711-6：金属线
712：光阻层
713：沟槽
714：阻障层
716：介电层
716’：介电层
718：气隙
720，720’，720”：区域
722：蚀刻停止层
730：硬遮罩层
732：光阻层
734：辐射
736：光罩
736’：布局
740：蚀刻停止层
742：介电层
743：介电层
744：沟槽开口
746a：通孔开口
746b：通孔开口
748：导电特征/体金属层
750：金属线
752a：通孔
752b：通孔
800：IC制造系统
820：设计工作室
822：IC设计布局
830：光罩工作室
832：数据准备
834：APR工具
844：光罩制造
850：IC制造商
852：晶圆
860：IC装置
900：方法
902～906：操作
A-A：线段
BL：位元线
BL1：第一位元线
BL2：第二位元线
BLB：互补位元线
BLB1：第一互补位元线
BLB2：第二互补位元线
GP：群组
H1：第一高度
H2：第二高度
ΔH：金属高度差
Inverter-1：反相器
Inverter-2：反相器
M1～M4：金属层层级
NW1：第一N型井区
NW2：第二N型井区
PW1：第一P型井区
PW2：第二P型井区
PW3：第三P型井区
PU-1：上拉晶体管
PU-2：上拉晶体管
PD-1：下拉晶体管
PD-2：下拉晶体管
PG-1：传输闸晶体管
PG-2：传输闸晶体管
P：最小间距
Vdd：正电源供应节点
Vdd1：第一电源供应线
Vdd2：第二电源供应线
Vss：接地
Vss1：第一Vss线
Vss2：第二Vss线
Vss3：第三Vss线
Via_0～Via_3：通孔层级
WL：字元线
WL1：第一字元线
WLP1：第一字元线着陆垫
WLP2：第二字元线着陆垫
w1～w6：宽度
W1～W3：宽度
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。
此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。除此之外，本公开于下文所述的将一个特征形成于另一个特征上、连接至另一个特征、及/或耦接至另一个特征，可包括特征的形成是直接接触的实施例，以及亦可包括有额外特征被插入形成于特征之间，使得特征并未直接接触的实施例。此外，例如“较低”、“较高”、“水平”、“垂直”、“上方”、“上”、“下”、“下方”、“向上”、“向下”、“顶部”、“底部”等、及其衍生词(例如：“水平地”、“向下地”、“向上地”等)的空间相对术语被使用，以使本公开的一个特征与另一个特征之间的关系易于理解。空间相对术语旨于涵盖包含特征的装置的不同方向。再进一步来说，当一数字或数字范围被以“约”、“大约”等用语描述时，除非另有说明，否则此用语意欲涵盖所述数字的+/-10％内的数字。举例来说，用语“约5纳米(nm)”涵盖自4.5nm至5.5nm的尺寸范围。
集成电路(IC)包含多个金属化层(metallization layer)，这些金属化层包括由布线间间隔(inter-wiring spacing)所分隔的图案化金属线。形成于沟槽状开口中的金属线通常实质上平行于半导体基板延伸。根据现行技术，这种类型的半导体装置可以包括八个或更多个层级(level)的金属化层，以满足装置几何形状与微缩化要求。作为半导体制造的一部分，需要形成电性互连以电性互连半导体装置的各种金属化层以及其他微电子元件(例如：源极/漏极、栅极等)。一般而言，这包含了在薄层中(例如：在电性绝缘的薄层中)形成开口，并随后以导电材料填充这些开口。导电材料接着被研磨(polish)以形成电性互连，例如金属线或是通孔。
然而，随着半导体技术世代持续地进行着微缩的进程，由于不断缩小的关键尺寸(critical dimension)，金属化层中的电阻与寄生电容可能对电路性能造成问题。举例来说，增加相邻金属化层之间的距离通常会降低其间的寄生电容。然而，增加的距离却又会增加作为相邻金属化层之间的互连的通孔的长度。增加的通孔长度为金属化层带来了额外的电阻。另一方面，减少相邻金属化层之间的距离通常需要较短的通孔，这会降低通孔电阻。然而，减少相邻金属化层之间的距离却又会增加其间的寄生电容。因此，难以同时降低电阻与寄生电容。
本公开是有关于集成电路中的互连层，且特别是有关于金属化层中混合高度的金属线及其方法，以致力于减少电阻电容延迟(RC delay)。在本公开实施例中，所述方法识别通常受益于低电阻且对电容较不敏感的区域(亦称为低电阻区域)，以及辨识通常受益于低电容且对电阻较不敏感的区域(亦称为低电容区域)，并且在低电阻区域中形成高度较大的金属线以及在低电容区域中形成高度较低的金属线。低电阻区域的范例包括用于逻辑与存储器电路的电网(power grid，PG)，对电网而言，高电流通常需要低电阻金属选路以最小化电压降(voltage drop)，但对寄生电容并不敏感。低电容区域的范例包括用于逻辑与存储器电路的信号选路，对信号选路而言，信号完整性(signal-integrity)通常需要低寄生电容以最小化传播延迟与信号干扰，但对电阻并不敏感。金属线较大的高度减少了通孔所需的长度，这降低了互连结构中的电阻。金属线较低的高度增加了相邻金属化层之间的距离，这降低了寄生电容。通过独立地调整低电阻区域以及低电容区域中的电阻与电容，得以在不牺牲电路性能的情况下减少电路的整体RC延迟。进一步地，在本公开实施例中，所述方法允许在金属线之间形成气隙(air gap)，进而带来包含气隙的互连结构，这为先进的半导体装置提供了经过降低的RC时间常数。
现在将参照图1至图26更加详细地讨论本公开的多种态样。根据多种范例性实施例，本公开提供了静态随机存取存储器(static random access memory，SRAM)单元以及对应的SRAM单元结构(例如：SRAM阵列)。讨论了一些实施例的一些变化。纵贯各种图式与所述实施例，相同的参考符号用于表示相同的元件。SRAM是用于说明的目的。本公开所属技术领域具通常知识者应当理解，他们可轻易地以本公开为基础设计或修改其他制程与结构，以实现与本文所介绍的实施例相同的目的及/或达成相同的优点，例如SRAM以外的多种集成电路中的金属化层。
SRAM通常用于集成电路中。SRAM单元具有无需再新(refresh)即可保存数据的优点。随着对集成电路速度的要求增加，SRAM单元的读取速度与写入速度也变得益发重要。然而，随着已经非常小的SRAM单元不断地微缩，这样的要求难以达成。举例来说，形成SRAM单元的字元线、位元线与电网的金属化层的电阻，还有金属线与金属化层之间的寄生电容变得更高，且因此SRAM单元的RC延迟也随的增加，这阻碍了在读取速度与写入速度方面的实质改善。因此，需要为SRAM单元提供一种金属选路结构，以在SRAM单元持续缩小的情况下达到更好的单元性能。
图1是根据本公开一些实施例所示的SRAM 30的简化示意图。SRAM 30可为独立的装置，或是被实施于集成电路(例如：系统单芯片(System on Chip，SOC))中。SRAM 30包括由多个SRAM单元(或是称为位元单元)10所形成的单元阵列，并且SRAM单元10在单元阵列中以多个列(row)与多个行(column)排列。
在SRAM单元的制造中，单元阵列可被多个条带单元(strap cell)20A与多个边缘单元20B所包围，并且条带单元20A与边缘单元20B为用于单元阵列的虚拟(dummy)单元。在一些实施例中，条带单元20A被设置为水平地围绕单元阵列，而边缘单元20B被设置为垂直地围绕单元阵列。条带单元20A与边缘单元20B的形状及尺寸，根据实际的应用来决定。在一些实施例中，条带单元20A与边缘单元20B的形状及尺寸与SRAM单元10相同。在一些实施例中，条带单元20A、边缘单元20B与SRAM单元10的形状及尺寸并不相同。
在SRAM 30中，每个SRAM单元10具有相同的矩形形状/区域，并且具有X间距以及Y间距，其中Y间距短于X间距。在一些实施例中，X间距对Y间距的比值大于2(即：X间距/Y间距>2)。在SRAM 30的单元阵列中，同一列中的SRAM单元10被划分为多个群组GP，每个群组GP包括两个相邻的SRAM单元10，以及包括这两个相邻的SRAM单元10上的金属选路结构。群组GP将在下文中进行更加详细的描述。
图2A是根据本公开一些实施例所示的单端的(single-port)SRAM单元10。SRAM单元10包括一对交叉耦合的(cross-coupled)反相器Inverter-1与Inverter-2，以及两个传输闸晶体管PG-1与PG-2。反相器Inverter-1与Inverter-2在节点112与110之间交叉耦合，并形成闩锁(latch)。传输闸晶体管PG-1耦接于位元线BL与节点112之间，而传输闸晶体管PG-2耦接于互补位元线BLB与节点110之间，其中互补位元线BLB与位元线BL互补(complementary)。传输闸晶体管PG-1与PG-2的栅极耦接至相同的字元线WL。进一步地，传输闸晶体管PG-1与PG-2为n通道金属氧化物半导体(NMOS)晶体管。
图2B是根据本公开一些实施例所示，图2A的SRAM单元10的简化示意图。反相器Inverter-1包括上拉晶体管PU-1与下拉晶体管PD-1。上拉晶体管PU-1为PMOS晶体管，而下拉晶体管PD-1为NMOS晶体管。上拉晶体管PU-1的漏极与下拉晶体管PD-1的漏极，耦接至连接传输闸晶体管PG-1的节点112。上拉晶体管PU-1与下拉晶体管PD-1的栅极，耦接至连接传输闸晶体管PG-2的节点110。进一步地，上拉晶体管PU-1的源极耦接正电源供应节点Vdd，而下拉晶体管PD-1的源极耦接至接地Vss。相似地，反相器Inverter-2包括上拉晶体管PU-2与下拉晶体管PD-2。上拉晶体管PU-2为p通道金属氧化物半导体(PMOS)晶体管，而下拉晶体管PD-2为NMOS晶体管。上拉晶体管PU-2与下拉晶体管PD-2的漏极，耦接至连接传输闸晶体管PG-2的节点110。上拉晶体管PU-2与下拉晶体管PD-2的栅极，耦接至连接传输闸晶体管PG-1的节点112。进一步地，上拉晶体管PU-2的源极耦接正电源供应节点Vdd，而下拉晶体管PD-2的源极耦接至接地Vss。
图3是根据本公开一些实施例所示的鳍式场效晶体管(FinFET)200的透视图。FinFET 200可作为SRAM单元10中的任何晶体管，包括上拉晶体管PU-1与PU-2、下拉晶体管PD-1与PD-2、以及传输闸晶体管PG-1与PG-2。于所示实施例中，FinFET 200包括半导体鳍片204、栅极结构215、间隔物218、漏极区域220以及源极区域222。半导体鳍片204在半导体基板210上方延伸。在一些实施例中，FinFET 200包括多个半导体鳍片204。在一些实施例中，半导体基板210与半导体鳍片204由相同的材料制成。举例来说，半导体基板210为硅基板。在一些实施例中，半导体基板210包括合适的元素半导体，例如锗或钻石；包括合适的化合物半导体，例如碳化硅、氮化镓、砷化镓或是磷化铟；或是包括合适的合金半导体，例如硅锗、硅锡、砷化铝镓或是磷砷化镓。在一些实施例中，半导体基板210为绝缘层上硅(siliconon insulator，SOI)层基板，或是蓝宝石上硅(silicon on sapphire，SOS)基板。在一些实施例中，半导体基板210与半导体鳍片204由不同的材料制成。
在一些实施例中，FinFET 200的半导体鳍片204，可被形成于半导体鳍片204的两侧上的隔离特征206所围绕。隔离特征206可将FinFET 200的主动区(未图示)与其他主动区电性隔离。在一些实施例中，隔离特征206为浅沟槽隔离(shallow trench isolation，STI)、场氧化物(field oxide，FOX)、或是其他合适的电性绝缘结构。
在一些实施例中，包括栅极介电质212以及形成在栅极介电质212上方的栅极电极214的栅极结构215，被设置于半导体鳍片204的侧壁与顶部表面上方。因此，半导体鳍片204的一部分与栅极结构215重叠，并且可以作为FinFET 200的通道区域。在一些实施例中，诸如上拉晶体管PU-1与PU-2的p型FinFET的通道区域，包括SiGe通道区域。在一些实施例中，栅极介电质212为高介电常数(高k值)介电材料。在一些实施例中，栅极电极214由导电材料所制成，导电材料例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或是其他适用材料。
在一些实施例中，FinFET 200的间隔物218被设置于半导体鳍片204的侧壁与顶部表面上方。此外，间隔物218可被形成于栅极结构215的两侧上。在一些实施例中，间隔物218由氮化硅、氮氧化硅、碳化硅、其他合适的材料或其组合所制成。
在一些实施例中，半导体鳍片204的未被栅极结构215与间隔物218所覆盖的部分，作为漏极区域220以及源极区域222。在一些实施例中，p型FinFET(例如：上拉晶体管PU-1与PU-2)的漏极区域220以及源极区域222，是通过以p型杂质布植半导体鳍片204的未被栅极结构215与间隔物218所覆盖的这些部分来形成的，其中p型杂质例如硼、铟等。在一些实施例中，n型FinFET(例如：下拉晶体管PD-1与PD-2以及传输闸晶体管PG-1与PG-2)的漏极区域220以及源极区域222，是通过以n型杂质布植半导体鳍片204的未被栅极结构215与间隔物218所覆盖的这些部分来形成的，其中n型杂质例如磷、砷、锑等。
在一些其他实施例中，SRAM单元10的传输闸晶体管PG-1与PG-2、上拉晶体管PU-1与PU-2以及下拉晶体管PD-1与PD-2，乃是栅极全环(gate-all-around，GAA)晶体管，其中栅极结构215包裹环绕(wrap around)通道层堆叠中的每一者。在一些其他实施例中，SRAM单元10的传输闸晶体管PG-1与PG-2、上拉晶体管PU-1与PU-2以及下拉晶体管PD-1与PD-2，乃是平面MOS晶体管。
图4是根据本公开一些实施例所示，包含在SRAM单元10中的多个薄层的示意性截面图。图4中的薄层被形成在半导体芯片或晶圆上。进一步地，图4示意性地显示了互连结构400多种层级以及晶体管，并且可能并未反映SRAM单元10的实际截面图。互连结构400可包括主动区层级(在图4中标记为“主动区”)、接点/LGC(区域栅极连接(local gateconnection))层级(在图4中标记为“接点/LGC”)、多个通孔层级(在图4中标记为“Via_0”、“Via_1”、“Via_2”以及“Via_3”)、以及多个金属层层级(在图4中标记为“M1”、“M2”、“M3”以及“M4”)。层级与薄层中的每一者包括一或多个介电层，以及形成于其中的导电特征。
在一些实施例中，主动区层级可包括形成于其中的半导体鳍片404(或是半导体基板)。接点/LGC(区域栅极连接)层级可包括形成于介电层462与464中的晶体管415、接点446、栅极接点444以及导线图案430。此外，介电层462与464可作为层间介电(inter-layerdielectric，ILD)层。通孔层级Via_0可包括通孔448，而金属层层级M1可包括导电特征456(例如：金属线)。此外，通孔448与导电特征456形成于介电层466中。通孔层级Via_1可包括通孔458，而金属层层级M2可包括导电特征460(例如：金属线)。此外，通孔458与导电特征460形成于介电层468中。通孔层级Via_2可包括通孔478，而金属层层级M3可包括导电特征470(例如：金属线)。此外，通孔478与导电特征470形成于介电层472中。通孔层级Via_3可包括通孔488，而金属层层级M4可包括导电特征480(例如：金属线)。此外，通孔488与导电特征480形成于介电层474中。介电层466、468、472以及474可作为金属间介电(inter-metaldielectric，IMD)层。并且，导电特征460、470以及480的厚度，厚于导电特征456的厚度。
在一些实施例中，接点/LGC(区域栅极连接)层级包括接点446、栅极接点444以及导线图案430。接点/LGC(区域栅极连接)层级处的栅极接点444与导线图案430可以经过设计，以将晶体管415的栅极电极图案连接至覆盖于上方的层级，例如通孔层级Via_0。此外，接点/LGC(区域栅极连接)层级处的导线图案430可以经过设计，以连接不同晶体管的栅极电极。接点/LGC(区域栅极连接)层级处的接点446，将晶体管415的源极区域与漏极区域、主动区层级处的井区的接脚区域(pickup region)等，连接至覆盖于上方的层级，例如通孔层级Via_0。
仍旧参照图4，位处相同层级的导电特征可以同时形成。一般而言，位处相同层级的导电特征可以具有彼此实质上齐平的顶部表面，以及彼此实质上齐平的底部表面。作为对照，如图4所绘，位处相同层级的导电特征(例如：金属线)可以具有彼此实质上齐平的底部表面，但是在不同区域中具有不同的高度(亦称为混合高度(hybrid height))，例如在一或多个低电阻区域402与一或多个低电容区域403中。以金属层层级M1作为范例，低电阻区域402中的导电特征456所具有的顶部表面，可以高于低电容区域403中的导电特征456。换句话说，低电容区域403中的导电特征456，可以具有低于低电阻区域402中的导电特征456的被掘入的(凹陷的)顶部表面。由于混合高度，低电阻区域402中的通孔458所具有的长度，短于低电容区域403中的通孔458，这带来了较低的电阻。同时，在低电容区域403中，导电特征460与导电特征456之间的垂直距离被扩大，这降低了金属层层级M1与金属层层级M2之间的寄生电容。相似地，低电阻区域402中的导电特征460所具有的顶部表面，可以高于低电容区域403中的导电特征460。因此，低电阻区域402中的电阻得以降低，并且低电容区域403中的电容同时得以减少。因为低电阻区402对电容较不敏感且低电容区403对电阻较不敏感，因此SRAM单元的整体RC延迟性能得到了改善。进一步地，并非不同金属层级中的所有导电特征都需要具有混合高度。举例来说，金属层层级M3的导电特征470或是金属层层级M4的导电特征480可以具有齐平的顶部表面与底部表面，因为RC延迟主要由较低的金属化层决定。通过在非顶部的金属化层中限制混合高度的金属线，可以更好地控制生产复杂性与成本。尽管如此，在一些实施例中，顶部金属化层中的金属线同样可以具有混合高度，例如在装置受到性能上的驱策的时候。
图5A及图5B是根据本公开一些实施例所示，显示了SRAM 30的群组GP的SRAM结构的布局。群组GP包括设置在SRAM 30的单元阵列的同一列中的两个相邻的SRAM单元10A与10B，以及这两个相邻的SRAM单元10A与10B上的金属选路结构。图5C显示了沿着图5B的线段A-A的群组GP的金属选路结构的金属线的截面图。下文将详细地描述金属选路结构及其形成。
在一些实施例中，两个相邻的SRAM单元10A与10B以镜像对称设置。如图1所示，SRAM单元10A与10B中的每一者的外部边界使用虚线显示，并标记了具有X间距与Y间距的矩形区域，其中Y间距短于X间距。在一些实施例中，X间距对Y间距的比值大于2(即：X间距/Y间距>2)。
图5A为平面图，显示了用作群组GP的SRAM单元10A与10B的选路的互连结构，并且互连结构由多个较低的薄层(或是层级)的排列所形成，其中这些较低的薄层包括井、半导体鳍片204、电极(例如：图3的栅极电极214)、接点/LGC(区域栅极连接)层级的接点446与栅极接点444、以及覆盖于接点/LGC(区域栅极连接)层级上方的通孔层级Via_0处的通孔448。应注意的是，图5A所示的互连结构的多种层级仅为范例，且并非旨于对群组GP的SRAM单元10A与10B进行限制。
在图5A的SRAM单元10A中，半导体鳍片204-1被配置以作为传输闸晶体管PG-1及下拉晶体管PD-1的通道区域。进一步地，传输闸晶体管PG-1与下拉晶体管PD-1被形成于基板的第一P型井区PW1中。对于传输闸晶体管PG-1，电极214-1被配置以电性连接传输闸晶体管PG-1的栅极区域，并且接点446-2以及446-3被配置以分别电性连接传输闸晶体管PG-1的漏极以及源极区域。对于下拉晶体管PD-1，电极214-2被配置以电性连接下拉晶体管PD-1的栅极区域，并且接点446-2以及446-1被配置以分别电性连接下拉晶体管PD-1的漏极以及源极区域。
在图5A的SRAM单元10A中，半导体鳍片204-2被配置以作为上拉晶体管PU-1的通道区域。进一步地，上拉晶体管PU-1形成于基板的第一N型井区NW1中。对于上拉晶体管PU-1，电极214-2被配置以电性连接上拉晶体管PU-1的栅极区域，并且接点446-2以及446-4被配置以分别电性连接上拉晶体管PU-1的漏极以及源极区域。如上所述，电极214-2亦电性耦接至下拉晶体管PD-1的栅极区域，并且接点446-2同样电性耦接至下拉晶体管PD-1以及传输闸晶体管PG-1的漏极区域。
在图5A的SRAM单元10A中，半导体鳍片204-3被配置以作为上拉晶体管PU-2的通道区域。进一步地，上拉晶体管PU-2形成于基板的第一N型井区NW1中。对于上拉晶体管PU-2，电极214-3被配置以电性连接上拉晶体管PU-2的栅极区域，并且接点446-6以及446-5被配置以分别电性连接上拉晶体管PU-2的漏极以及源极区域。并且，电极214-3被配置以经由栅极接点444-1电性连接接点446-2，因此，上拉晶体管PU-2的栅极区域电性耦接至上拉晶体管PU-1、下拉晶体管PD-1以及传输闸晶体管PG-1的漏极区域。
在图5A的SRAM单元10A中，半导体鳍片204-4被配置以作为传输闸晶体管PG-2及下拉晶体管PD-2的通道区域。进一步地，传输闸晶体管PG-2与下拉晶体管PD-2形成于基板的第二P型井区PW2中。在一些实施例中，第一N型井区NW1位于第一P型井区PW1与第二P型井区PW2之间。对于传输闸晶体管PG-2，电极214-4被配置以电性连接传输闸晶体管PG-2的栅极区域，并且接点446-6以及446-7被配置以分别电性连接传输闸晶体管PG-2的漏极以及源极区域。对于下拉晶体管PD-2，电极214-3被配置以电性连接下拉晶体管PD-2的栅极区域，并且接点446-6以及446-8被配置以分别电性连接下拉晶体管PD-2的漏极以及源极区域。如上所述，电极214-3亦电性连接至上拉晶体管PU-2的栅极区域，因此，下拉晶体管PD-2的栅极区域同样电性连接至上拉晶体管PU-1、下拉晶体管PD-1以及传输闸晶体管PG-1的漏极区域。并且，接点446-6电性耦接至上拉晶体管PU-2的漏极区域以及经由栅极接点444-2电性耦接至电极214-2，因此，下拉晶体管PD-2与传输闸晶体管PG-2的漏极区域，同样电性耦接至上拉晶体管PU-2的漏极区域以及上拉晶体管PU-1和下拉晶体管PD-1的栅极区域。
在SRAM单元10A中，第一N型井区NWl被配置于SRAM单元10A的中间，而第一P型井区PWl及第二P型井区PW2则被配置于第一N型井区NW1的两侧。
在图5A的SRAM单元10B中，半导体鳍片204-8被配置以作为传输闸晶体管PG-1以及下拉晶体管PD-1的通道区域。进一步地，传输闸晶体管PG-1与下拉晶体管PD-1被形成于基板的第三P型井区PW3中。对于传输闸晶体管PG-1，电极214-7被配置以电性连接传输闸晶体管PG-1的栅极区域，并且接点446-13以及446-15被配置以分别电性连接传输闸晶体管PG-1的漏极以及源极区域。对于下拉晶体管PD-1，电极214-6被配置以电性连接下拉晶体管PD-1的栅极区域，并且接点446-13以及446-14被配置以分别电性连接下拉晶体管PD-1的漏极以及源极区域。
在图5A的SRAM单元10B中，半导体鳍片204-7被配置以作为上拉晶体管PU-1的通道区域。进一步地，上拉晶体管PU-1形成于基板的第二N型井区NW2中。对于上拉晶体管PU-1，电极214-6被配置以电性连接上拉晶体管PU-1的栅极区域，并且接点446-13以及446-12被配置以分别电性连接上拉晶体管PU-1的漏极以及源极区域。如上所述，电极214-6亦电性耦接至下拉晶体管PD-1的栅极区域，并且接点446-13同样电性耦接至下拉晶体管PD-1以及传输闸晶体管PG-1的漏极区域。
在图5A的SRAM单元10B中，半导体鳍片204-6被配置以作为上拉晶体管PU-2的通道区域。进一步地，上拉晶体管PU-2形成于基板的第二N型井区NW2中。对于上拉晶体管PU-2，电极214-5被配置以电性连接上拉晶体管PU-2的栅极区域，并且接点446-9以及446-11被配置以分别电性连接上拉晶体管PU-2的漏极以及源极区域。并且，电极214-5被配置以经由栅极接点444-4电性连接接点446-13，因此，上拉晶体管PU-2的栅极区域电性耦接至上拉晶体管PU-1、下拉晶体管PD-1以及传输闸晶体管PG-1的漏极区域。
在图5A的SRAM单元10B中，半导体鳍片204-5被配置以作为传输闸晶体管PG-2及下拉晶体管PD-2的通道区域。进一步地，传输闸晶体管PG-2与下拉晶体管PD-2形成于基板的第二P型井区PW2中。在一些实施例中，第二N型井区NW2位于第二P型井区PW2与第三P型井区PW3之间。对于传输闸晶体管PG-2，电极214-4被配置以电性连接传输闸晶体管PG-2的栅极区域，并且接点446-9以及446-10被配置以分别电性连接传输闸晶体管PG-2的漏极以及源极区域。对于下拉晶体管PD-2，电极214-5被配置以电性连接下拉晶体管PD-2的栅极区域，并且接点446-9以及446-8被配置以分别电性连接下拉晶体管PD-2的漏极以及源极区域。如上所述，电极214-5亦电性连接至上拉晶体管PU-2的栅极区域，因此，下拉晶体管PD-2的栅极区域同样电性连接至上拉晶体管PU-1、下拉晶体管PD-1以及传输闸晶体管PG-1的漏极区域。并且，接点446-9电性耦接至上拉晶体管PU-2的漏极区域以及经由栅极接点444-3电性耦接至电极214-6，因此，下拉晶体管PD-2与传输闸晶体管PG-2的漏极区域，同样电性耦接至上拉晶体管PU-2的漏极区域以及上拉晶体管PU-1和下拉晶体管PD-1的栅极区域。
在图5A的群组GP中，SRAM单元10A与10B的下拉晶体管PD-2的源极区域，经由接点446-8耦接在一起。进一步地，SRAM单元10A与10B的传输闸晶体管PG-2的栅极区域，经由电极214-4耦接在一起。
在SRAM单元10B中，第二N型井区NW2被配置于SRAM单元10B的中间，而第二P型井区PW2及第三P型井区PW3则被配置于第二N型井区NW2的两侧。进一步地，第二P型井区PW2由SRAM单元10A与10B所共享。
图5B为平面图，显示了用作群组GP的SRAM单元10A与10B的选路的互连结构，并且互连结构由多个较高的薄层(或是层级)的排列所形成，其中这些较高的薄层包括覆盖于接点/LGC(区域栅极连接)层级上方的通孔层级Via_0处的通孔448、覆盖于通孔层级Via_0上方的金属层层级M1中的导电特征(金属线)456、覆盖于金属层层级M1上方的通孔层级Via_1处的通孔458、以及覆盖于通孔层级Via_1上方的金属层层级M2中的导电特征(金属线)460。在图5B的群组GP中，导电特征456-1至456-11(亦称为金属线456-1至456-11)被形成在第一金属化层(例如：金属层层级M1)中，并且平行于Y方向延伸。在一些实施例中，金属线456-1至456-11的最小间距(标记为P)，可处于自约12纳米(nm)至约25nm的范围内。应注意的是，图5B所示的互连结构的多种层级仅为范例，且并非旨于对群组GP的SRAM单元10A与10B的实际截面图进行限制。
共同参照图5A及图5B，金属线456-1被配置以作为第一Vss线Vssl。第一Vss线Vss1经由通孔448-1与接点446-1电性耦接至SRAM单元10A的下拉晶体管PD-1的源极区域。第一Vss线Vss1的宽度为宽度w1。
金属线456-2被设置于金属线456-1与456-3之间。金属线456-2被配置以作为第一位元线BL1。第一位元线BL1经由通孔448-2与接点446-3电性耦接至SRAM单元10A的传输闸晶体管PG-1的源极区域。第一位元线BL1的宽度为宽度w2，并且第一位元线BL1宽于第一Vss线Vss1，例如宽度w2>宽度w1。在一些实施例中，第一位元线BL1具有宽于(>10％)第一Vss线Vss1的宽度。
金属线456-3被设置于金属线456-2与456-4之间。金属线456-3被配置以作为第一电源供应线Vdd1。第一电源供应线Vdd1经由通孔448-3与接点446-4电性耦接到SRAM单元10A的上拉晶体管PU-1的源极区域。并且，第一电源供应线Vdd1亦经由通孔448-4与接点446-5电性耦接至SRAM单元10A的上拉晶体管PU-2的源极区域。第一电源供应线Vdd1的宽度为宽度w3，并且第一电源供应线Vdd1宽于第一位元线BL1，例如宽度w3>宽度w2。在一些实施例中，第一电源供应线Vdd1具有宽于(>10％)第一位元线BL1的宽度。
金属线456-4被设置于金属线456-3与456-5之间。金属线456-4被配置以作为第一互补位元线BLB1。第一互补位元线BLB1经由通孔448-5与接点446-7电性耦接至SRAM单元10A的传输闸晶体管PG-2的源极区域。第一互补位元线BLB1的宽度为宽度w2。金属线456-5被设置于金属线456-4与456-6之间。金属线456-5被配置以作为第二Vss线Vss2。第二Vss线Vss2经由通孔448-6与接点446-8，电性耦接至SRAM单元10A的下拉晶体管PD-2以及SRAM单元10B的下拉晶体管PD-2的源极区域。第二Vss线Vss2的宽度为宽度w1。
金属线456-6被设置于金属线456-5与456-7之间。金属线456-6被配置以作为第一字元线着陆垫(landing pad)WLP1。第一字元线着陆垫WLP1经由通孔448-7电性耦接至SRAM单元10A的传输闸晶体管PG-2的栅极区域。第一字元线着陆垫WLP1的宽度为宽度w4。在一些实施例中，第一字元线着陆垫WLP1与第一位元线BL1的宽度相同，例如宽度w4＝宽度w2。如上所述，SRAM单元10A的传输闸晶体管PG-2与SRAM单元10B的传输闸晶体管PG-2的栅极区域经由电极214-4耦接在一起。因此，第一字元线着陆垫WLP1同样经由通孔448-7电性耦接至SRAM单元10B的传输闸晶体管PG-2的栅极区域。进一步地，第一字元线着陆垫WLP1被设置于SRAM单元10B之内，且并未接触或覆盖SRAM单元10B的单元边界，也就是说，第一字元线着陆垫WLP1并未超出SRAM单元10B。
金属线456-7被设置于金属线456-6与456-8之间。金属线456-7被配置以作为第二互补位元线BLB2。第二互补位元线BLB2经由通孔448-8与接点446-10电性耦接至SRAM单元10B的传输闸晶体管PG-2的源极区域。第二互补位元线BLB2的宽度为宽度w2。在一些实施例中，第一互补位元线BLB1与第二互补位元线BLB2的宽度并不相同。
金属线456-8被设置于金属线456-7与456-9之间。金属线456-8被配置以作为第二电源供应线Vdd2。第二电源供应线Vdd2经由通孔448-10与接点446-12电性耦接至SRAM单元10B的上拉晶体管PU-1的源极区域。并且，第二电源供应线Vdd2亦经由通孔448-9与接点446-11电性耦接至SRAM单元10B的上拉晶体管PU-2的源极区域。第二电源供应线Vdd2的宽度为宽度w3。在一些实施例中，第一电源供应线Vdd1与第二电源供应线Vdd2的宽度并不相同。
金属线456-9被设置于金属线456-8与456-10之间。金属线456-9被配置以作为第二位元线BL2。第二位元线BL2经由通孔448-11与接点446-15电性耦接至SRAM单元10B的传输闸晶体管PG-1的源极区域。第二位元线BL2的宽度为宽度w2。在一些实施例中，第一位元线BL1与第二位元线BL2的宽度并不相同。
金属线456-10被配置以作为第二字元线着陆垫WLP2。第二字元线着陆垫WLP2经由通孔448-12电性耦接至SRAM单元10B的传输闸晶体管PG-2的栅极区域。第二字元线着陆垫WLP2的宽度为宽度w4。在一些实施例中，第一字元线着陆垫WLP1与第二字元线着陆垫WLP2的宽度并不相同。进一步地，第二字元线着陆垫WLP2亦被设置于SRAM单元10B之内，且并未接触或覆盖SRAM单元10B的单元边界，也就是说，第二字元线着陆垫WLP2并未超出SRAM单元10B。
金属线460-1与460-2被形成于第二金属化层(例如：金属层层级M2)中，并且平行于X方向延伸，其中X方向垂直于Y方向。并且，金属线460-1与460-2的厚度，厚于金属线456-1至456-10的厚度。
金属线460-1被配置以作为第三Vss线Vss3。第三Vss线Vss3经由通孔458-1电性耦接至第一Vss线Vss1，并且经由通孔458-2电性耦接至第二Vss线Vss2。第三Vss线Vss3的宽度为宽度w5。
金属线460-2被配置以作为第一字元线WL1。第一字元线WL1经由通孔458-3电性耦接至第一字元线着陆垫WLP1，并且经由通孔458-4电性耦接至第二字元线着陆垫WLP2。第一字元线WL1的宽度为宽度w6，并且第一字元线WL1宽于第三Vss线Vss3，例如宽度w6>宽度w5。
在一些实施例中，SRAM 30的同一列中的群组GP的布局是相同的。举例来说，群组GP、群组GP左侧的左群组(未图示)以及群组GP右侧的右群组(未图示)，在布局上均具有相同的结构。具体来说，群组GP、左群组以及右群组的SRAM单元10A与10B的多个薄层设置是相同的。因此，第一字元线WL1亦经由通孔458-5电性耦接至左群组的SRAM单元10B的第二字元线着陆垫WLP2，且因此第一字元线WL1经由位于左群组的SRAM单元10B中的通孔458-5、第二字元线着陆垫WLP2以及通孔448-13电性耦接至电极214-1。相似地，第一字元线WL1经由位于群组GP的SRAM单元10B中的通孔458-4、第二字元线着陆垫WLP2以及通孔448-12电性耦接至电极214-7，并且电极214-7耦接至右群组的SRAM单元10A的传输闸晶体管PG-1(未图示)。在群组GP中，SRAM单元10B的下拉晶体管PD-1的源极区域，经由接点446-14电性耦接至右群组的第一Vss线Vss1(未图示)。
图5C显示了沿着图5B的线段A-A的群组GP的金属选路结构中的金属线456-1至456-11的截面图。可以使用最佳(optimal)自动布线与选路(automatic-place-and-route，APR)工具，以判断电阻比电容更加重要的关键路径，这将被指定为低电阻区域，在这之中，需要较高的金属线以降低电阻，而对于低电容区域而言，反之亦然。低电阻区域的金属线具有第一高度H1，而低电容区域的金属线具有低于第一高度H1的第二高度H2。在一些实施例中，第一高度H1处于自约12nm至约30nm的范围内，而第二高度H2处于自约5nm至27nm的范围内。在多种实施例中，金属高度差ΔH(H1-H2)至少大于约3nm。当金属高度差小于3nm时，无法充分地降低电容。
于所绘实施例中，作为Vss线的金属线456-1与456-5以及作为Vdd线的金属线456-3与456-8，被判断为对电阻重要但对电容不敏感的关键路径。SRAM单元中的其他导轨可被判断为对电容重要但对电阻不敏感的关键路径。此外，作为位元线的金属线456-2、456-4、456-7、456-9同样可被判断为对电阻重要但对电容不敏感的关键路径，而作为位元线以外的信号线的金属线456-6、456-10与456-11，可被判断为对电容重要但对电阻不敏感的关键路径。通过使金属层层级M1中的金属线具有较大的第一高度H1，将金属线456-1至456-5以及456-7至456-9连接到金属层层级M2(例如：金属线460-1)的通孔(例如：通孔458-1与458-2)较短，并且电阻较低。电网上的电压降得以减少。同时，通过使金属层层级M1中的金属线具有被掘入的(凹陷的)第二高度H2，将金属线456-6、456-10以及456-11连接到金属层层级M2(例如：金属线460-2)的通孔(例如：通孔458-3、458-4与458-5)较长，这表示金属层层级M1与金属层层级M2中的金属线之间的距离更大，并因此带来了较小的寄生电容。通过分别降低电阻的关键路径中的电阻以及降低电容的关键路径中的电容，整体的RC延迟性能得到改善。
图6A及图6B显示了根据本公开多种态样所建构的方法600的流程图。方法600乃是范例，且并非旨于将本公开限制在权利要求中所明确记载的范围之外。附加的操作可被提供于方法600之前、之中或是之后，并且对于方法的附加实施例，一些操作可被取代、消除或是改变顺序。下文结合图7至图23进行描述，图7至图23以图形的方式显示了方法600的一些原理。图7至图23是根据一些实施例所示，范例性的半导体装置700于方法600的多种制造阶段期间的截面图。于所示实施例中，形成了用于SRAM单元的金属化层，例如如图4所示的金属层层级M1-M4的金属化层，这是出于说明的目的。本公开所属技术领域具通常知识者应当理解，他们可轻易地以本公开为基础设计或修改其他制程与结构，以实现与本文所介绍的实施例相同的目的及/或达成相同的优点，例如SRAM单元以外的多种集成电路中的金属化层。
参照图6A，方法600始于操作602，操作602提供或接收半导体装置700(或称装置700)，半导体装置700包括基板702，如图7所示。在一些实施例中，基板702包括硅。替代性地，根据一些实施例，基板702可包括其他元素半导体，例如锗。在一些实施例中，基板702附加地或替代性地包括化合物半导体，例如碳化硅、砷化镓、砷化铟以及磷化铟。在一些实施例中，基板702包括合金半导体，例如硅锗、碳化硅锗、磷砷化镓以及磷化镓。
在一些实施例中，基板702包括绝缘层上半导体(SOI)结构。举例来说，基板可包括埋入式氧化物(buried oxide，BOX)层，通过诸如布植氧分离(separation by implantedoxygen，SIMOX)的制程形成。在多种实施例中，基板702包括各种p型掺杂区及/或n型掺杂区，例如p型井、n型井、p型源极/漏极特征及/或n型源极/漏极特征，这些区域通过诸如离子布植及/或扩散的制程形成。基板702可进一步包括其他功能性特征，例如电阻器、电容器、二极管、晶体管(例如：场效晶体管(FET))，还有延伸至并且电性耦接至下方的源极/漏极特征与栅极结构的源极/漏极接点与栅极接点。基板702可包括横向的隔离特征，被配置以分隔形成于基板702上的各种装置。在本实施例中，如同图4所示的接点/LGC层级被设置于基板702的顶部部分中，并以导电特征703表示。
半导体装置700包括沉积在基板702上方的通孔层级层间介电(ILD)层704(例如：如图图4中的通孔层级Via_0)。在一些实施例中，通孔层级ILD层704可包括介电材料，例如正硅酸乙酯(tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃或经掺杂氧化硅，例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、熔融石英玻璃(fusedsilica glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼掺杂的硅玻璃(boron doped silicon glass，BSG)、及/或其他合适的介电材料。介电材料的形成，可以通过等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、流动式化学气相沉积(flowable chemical vapor deposition，FCVD)或是其他合适的方法来进行。在一些实施例中，介电材料由低k值(例如：介电常数的数值约为3.5)介电材料或是极低k值(例如：介电常数的数值约为2.5)介电材料所形成，例如含碳介电材料，并且可以进一步包含氮、氢、氧及其组合。如果使用极低k值介电材料，可在沉积极低k值介电材料之后进行固化(curing)制程，以增加其多孔性(porosity)、降低k值以及改善机械强度。操作602亦可包括执行一或多个化学机械研磨(chemical-mechanical polishing，CMP)制程，以平坦化半导体装置700的顶部表面。通孔层级ILD层704包括延伸穿过通孔层级ILD层704并提供通往(to)基板702中的接点特征的电性耦接的通孔。在本实施例中，显示了接点通孔705(例如：如同图4中的通孔448)。接点通孔705延伸至并且电性耦接至下方的接点/LGC层级。
在一些实施例中，半导体装置700更包括沉积于通孔层级ILD层704上方的一或多个金属间介电(IMD)层(未图示)。在一些实施例中，每个IMD层可具有范围从约12nm到约50nm的厚度。IMD层为多层互连结构提供电性绝缘还有结构支撑。多层互连结构可包括多个金属化层，并且可以进一步包括设置于IMD层中的互连特征(例如：后段制程(back-end-of-the-line，BEOL)特征)的通孔或接点。举例来说，金属化层(例如：金属层层级Mx及/或通孔层级Via_x-1)包括嵌入于IMD层中的多个导电特征(例如：金属线、接点及/或通孔)。
半导体装置700进一步包括沉积于通孔层级ILD层704上方的胶黏层(glue layer)706。胶黏层706在功能上提供了通孔层级ILD层704与随后沉积于其上的金属层之间的粘着。胶黏层706亦作为蚀刻停止层，并且在随后的蚀刻制程期间提供末端控制(end pointcontrol)。胶黏层706的材料经过选择，使得胶粘层与形成于其上的金属层之间存在蚀刻选择性，这使得蚀刻穿过金属层的蚀刻制程在胶粘层处停止，并且不会对下方的薄层造成蚀刻伤害。胶黏层706可包括Ta、TaN、Co、Ru、Ti、TiN、MnNx、Al、Mo、Ir、Rh、石墨烯、或其组合。在一些实施例中，胶黏层706具有范围从约1nm到约3nm的厚度。
在操作604中，方法600(图6A)于胶黏层706上方形成金属层708，如图8所示。如同将于本公开的后续部分中讨论的，金属层708将被图案化为金属线，这些金属线电性耦接至下方的接点通孔705以及接点/LGC层级。在一些实施例中，金属层708可包括Cu、Ru、W、Ti、Al、Co、Mo、Ir、Rh等。
用于形成金属层或通孔的一个制程，以“镶嵌(damascene)”制程为人所知。一般而言，镶嵌制程包含在IMD层中形成沟槽状的开口。沟槽状的开口通常使用传统的微影与蚀刻技术来形成。在形成沟槽状的开口之后，扩散阻障层与粘着层被沉积在沟槽状的开口内。接着，使用电化学电镀(electro-chemical plating)制程以金属或是金属合金填充沟槽状的开口，以形成金属线以及可能在金属线下方的通孔。然后，通过CMP制程移除IMD层的表面上的多余金属材料。随着微电子装置中堆积密度(packing density)的增加，在其他可用金属材料中，铜(Cu)由于其优异的电导率(5.96x107S/m)与出色的抗电迁移性(resistanceagainst electro migration)而被用作互连金属。使用铜的镶嵌制程，包含铜的电镀与紧接在后的铜的CMP，已普遍用于进行铜的图案化。
形成金属线的替代性制程，包括将贵金属(noble metal)图案化为金属线。贵金属作为集成电路中的导电特征在技术上已经变得相当重要。如本文所使用的，用语“贵金属”是指选自钌(Ru)、铱(Ir)、铑(Rh)、铂(Pt)、钯(Pd)、锇(Os)、银(Ag)以及金(Au)的金属。所有其他金属在本文中均归类为非贵金属。不同于不适合直接图案化的一些非贵金属(例如：铜)，贵金属可被图案化以形成具有小于约25nm的关键尺寸(CD)的金属线，因为贵金属适合在干式蚀刻方法(例如：反应式离子蚀刻(reactive ion etching，RIE)制程)中进行直接图案化。在一些实施例中，金属层708包括贵金属、两种或更多种贵金属的合金、或是贵金属与非贵金属混合的合金。在一些实施例中，金属层708包括选自由Ru、Ir、Rh以及Pt所组成的群组的贵金属，例如在特定范例中的Ru。在另一个实施例中，金属层708包括贵金属与贵金属或非贵金属的合金，例如PtIr、PdPt或是PdNi。在又一个实施例中，用于形成金属层708的金属并不限于贵金属，只要该金属适合用于直接图案化即可，例如钴(Co)、钼(Mo)以及钨(W)。金属层708的沉积可通过化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、电镀、或是其他合适的方法来进行。根据一些实施例，金属层708可具有范围从约12nm到约30nm的第一高度H1。
在操作606中，方法600(图6A)于金属层708上形成硬遮罩层710，如图9所示。硬遮罩层710的形成可使用任何合适的材料或成分，例如在一个实施例中的三层硬遮罩。范例性的硬遮罩层710包括底部层、中间层以及顶部层(未图示)，每一者具有不同的或至少单独的材料。举例来说，底部层可包括正硅酸乙酯(TEOS)、不含氮的抗反射涂层(nitrogen freeanti-reflective coating，NFAARC)薄膜、氧掺杂的碳化硅(ODC)、碳氮化硅(SiCN)或是等离子体增强氧化物(PEOx)；中间层可包括富硅聚合物(silicon rich polymer)材料(例如：SiCxHyOz)；顶部层可包括正硅酸乙酯(TEOS)或是氧化硅。应理解的是，在其他实施例中，可以省略一或多个薄层，并且可以提供附加的薄层以作为三层硬遮罩的一部分。使用自旋涂布(spin-coating)制程以及软烤制程将光阻层712形成在硬遮罩层710上。
在操作608中，方法600(图6A)于微影制程与蚀刻制程中图案化硬遮罩层710，并且随后在金属蚀刻制程中图案化金属层708以形成金属线711-1至711-6(共同称为金属线711)，如图10所示。在金属层708被图案化之后，形成了沟槽713。
硬遮罩层710的图案化可以使用合适的制程进行，包括双重图案化(double-patterning)制程、多重图案化制程、黄光微影、自我对准(self-aligned)制程以及心轴间隔物(mandrel-spacer)制程，以定义要被转移到下方的金属层708的线段图案。在所示实施例中，光阻层712被曝露于辐射中。辐射可为使用13.6nm的波长的极紫外光(EUV)辐射；使用436nm、405nm或是365nm的波长的紫外光辐射；或者是使用248nm、193nm或是157nm的波长的深紫外光(DUV)辐射；抑或是其他可用于微影的辐射，例如电子束。随后，经过曝光的光阻层712使用曝后烤(PEB)、显影以及硬烤进行显影，进而在硬遮罩层710上方形成图案化光阻层。硬遮罩层710经由图案化光阻层中所定义的开口进行蚀刻，进而形成图案化的硬遮罩层710。在此之后，使用合适的制程移除图案化的光阻层712，合适的制程例如湿式剥离(wetstripping)或是等离子体灰化(plasma ashing)。
仍旧参照图10，在操作608中的方法600随后在金属蚀刻制程中，使用图案化的硬遮罩层710作为蚀刻遮罩来蚀刻金属层708。于所示实施例中，金属蚀刻制程为干式蚀刻制程，例如等离子体蚀刻制程。在进一步的实施例中，金属蚀刻制程包括RIE制程。RIE制程可包括多个参数，例如范围从约10mTorr到约300mTorr的反应器操作压力、小于2700W(例如：范围从约900W到约1600W)的射频(RF)功率、小于约4500W的偏压功率、范围从约10℃到约80℃的温度、以及范围从约200秒至约500秒的RIE蚀刻周期。RIE的源气体(source gas)可包括离子成分，例如氩气(Ar)、含氟气体(例如：CF4、SF6、CH2F2、CHF3、C4F8、C2F6)或其组合。RIE的源气体可以进一步包括某些化学蚀刻剂，例如用于化学蚀刻的含氯气体(例如：Cl2、CHCl3、CCl4)。在一些实施例中，化学蚀刻剂包含硼(B)(例如：B2F4、BCl3、B4Cl4、BBr3)。在一个特定实施例中，化学蚀刻剂包括硼与氯的组合。在一些实施例中，整体的蚀刻剂流量率(flow rate)小于1800sccm(每分钟标准立方公分)，例如约1200sccm。化学蚀刻剂所具的有流量率，可为整体蚀刻剂流量率的约30％至约50％，例如约40％。在图案化金属层708之后，所获得的金属线711可具有范围从约12nm到约25nm的最小间距(P)。如上所述，金属层708的金属成分的选择(例如：贵金属)，保证了用于狭窄金属线的具有低电阻率的体(bulk)金属成分。
金属线711可具有不同的宽度，例如金属线711-3与711-4的宽度W1、金属线711-2与711-5的宽度W2、以及金属线711-1与711-6的宽度W3，其中宽度W3>宽度W2>宽度W1。宽度根据实际的应用决定。于所示实施例中，金属线711-1与711-6作为电网(例如：Vdd与Vss线)，而金属线711-2、711-3、711-4与711-5则作为信号线。
沟槽713夹设于相邻的金属线711之间，并且曝露了胶黏层706的顶部表面。胶黏层706作为蚀刻停止层，从RIE制程中保护通孔层级ILD层704。随后，胶黏层706的曝露部分在另一个蚀刻制程中被移除，例如湿式蚀刻、干式蚀刻、或其组合。沟槽713向下延伸直到通孔层级ILD层704的顶部表面。硬遮罩层710、金属层708与胶黏层706的蚀刻可以是原位的(in-situ)。
在操作610中，方法600(图6A)形成阻障层714，阻障层714为衬垫于沟槽713的侧壁与底部上方以及硬遮罩层710上方的毯覆层(blanket)，如图11所示。阻障层714阻挡金属原子从金属线711扩散到即将沉积于沟槽713中的介电材料之中。阻障层714可包括基于氮化物的介电质或基于金属氧化物的介电质，例如氧掺杂的碳化硅(ODC)、氮掺杂的碳化硅(NDC)、氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、SiN、SiCN、或其组合。阻障层714可顺应性地(conformally)覆盖半导体装置700，并且具有范围从约1nm至约2nm的厚度。举例来说，阻障层714的沉积，可以在室温至约400℃的温度下使用PVD、在约200℃至约600℃的温度下使用CVD或等离子体增强型CVD(PECVD)、或者是在约80℃至约600℃的温度下使用ALD来进行。
在操作612中，方法600(图6A)沉积介电层716以填充沟槽713并覆盖阻障层714，如图12所示。介电层716可为单层或是包括多层的低k值介电材料。介电层716可包括介电材料，例如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或经掺杂氧化硅，例如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)、及/或其他合适的介电材料。在一些其他实施例中，介电层716能够可选地包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、ODC、NDC或其组合。介电材料的形成可通过CVD、PECVD、FCVD、PVD、自旋涂布或是其他合适的方法来进行。
需要崭新的方法以为先进的半导体装置提供低RC时间常数(RC time constant)。通过降低布线材料的电阻是数并且通过使用介电常数(k)较低的介电质，可以降低RC时间常数。传统的半导体制造通常采用二氧化硅(SiO2)作为介电质，二氧化硅具有约莫3.9的k值。在一些实施例中，介电材料由低k值(例如：介电常数的数值约为3.5)介电材料或是极低k值(例如：介电常数的数值约为2.5)介电材料所形成，例如含碳介电材料，并且可以进一步包含氮、氢、氧及其组合。如果使用极低k值介电材料，可在沉积极低k值介电材料之后进行固化制程，以移除极低k值介电材料中的水分。于所示实施例中，介电材料在FCVD制程中沉积，FCVD制程具有更好的间隙填充能力，使得沟槽213实质上被介电材料所填满。
除了使用低k值或是极低k值介电材料之外，另一种方法是实施气隙，这以包含气隙的互连结构的形式提供。即便是靠近金属线的小气隙也会在结构的整体k值上带来显著的改善，例如，在信号线间的体积占了约35％至约40％的气隙，将减少约15％的电容。如同本文所使用的，用语“气隙”用于描述由周围的实体特征所定义的空隙，其中空隙可包含空气、氮气、环境气体、在先前或当前制程中所使用的气态化学物质、或其组合。
在一些实施例中，沉积制程具有较差的间隙填充能力(例如：CVD制程)，会使得沟槽713被其中形成有气隙的介电材料覆盖。对于这样的实施例，参考图13，沟槽713具有高深宽比，并且沉积制程中的参数(例如：CVD制程的压力、温度以及气体黏度)以下列方式进行调整：沉积介电材料的间隙填充行为覆盖沟槽713内的气隙718，并且不会填满沟槽。在一些实施例中，气隙718与k≈1联系在一起。因此，相较于较高k值的连续介电材料，互连结构的气隙718能够促进RC性能的改善。不过，本公开同样思及了空气以外的间隙材料。在一些实施例中，气隙718所具有的宽度，处于自约0.1nm至约10nm的范围内。如沟槽713底部处的区域720所示，气隙718被介电层716所覆盖。气隙718仍旧曝露了阻障层714的一部分。区域720’显示了替代性实施例，其中气隙718被介电层716的介电材料所围绕，并且具有椭圆形状。区域720”显示了又一个替代性实施例，其中气隙718位于介电层716的两侧并且由介电层716’所覆盖。介电层716’可具有与介电层716相同或不同的介电材料。此替代性实施例可通过下列方法形成：沉积介电层716、蚀刻介电层716以形成沟槽、在沟槽的侧壁上形成间隔物、在沟槽中沉积阻障层714与金属层708的金属材料，进而形成金属线，例如在镶嵌制程(或是双镶嵌制程)中进行。随后，间隔物(现在横向地堆叠于介电层716与阻障层714之间)被选择性地移除，以形成气隙718，并且介电层716’被沉积以覆盖气隙718。于此替代实施例中，由于介电层716在形成金属线711之前便已沉积，因此使得金属线711的侧壁从底部到顶部向外逐渐变窄。
在操作614中，方法600(图6A)执行平坦化制程，例如CMP制程，以移除介电层716的多余介电材料。在一些实施例中，阻障层714与硬遮罩层710同样被从金属线711上方移除，使得金属线711的顶部表面曝露，如图14所示。在平坦化之后，金属线711、阻障层714以及介电层716的顶部表面实质上共平面。在图14与后续的图式中，解释了基于图13所示的在区域720中具有气隙的结构的制造操作。然而，相同的操作可被应用于图12所示的结构以及图13的区域720’与720”中的替代性实施例。
在操作618中，方法600(图6B)于半导体装置700上方沉积蚀刻停止层722，如图15所示。任何合适的材料或成分可被用于形成蚀刻停止层722。蚀刻停止层722可为单层或多层，包括SiCN、SiOC、SiO、SiN、AlON、金属氧化物(例如：AlO、ZrO、碳掺杂的AlO等)等。蚀刻停止层722的形成可以使用ALD制程或CVD制程，例如使用ALD制程，在腔体中具有约1Torr至约30Torr的压力、约13.56MHz的频率、约50W至约500W的功率位准、约100℃至约400℃的温度，并且存在N2、H2或NH3或是在N2、H2或NH3的环境中。随后可以执行诸如CMP制程的平坦化制程，以平坦化半导体装置700的顶部表面。
在操作620中，方法600(图6B)于蚀刻停止层722上形成硬遮罩层730，如图16所示。任何合适的材料或成分可被用于形成硬遮罩层730，例如在一个范例中的三层硬遮罩。范例性的硬遮罩层730包括底部层、中间层以及顶部层(未图示)，每一者具有不同的或至少单独的材料。举例来说，底部层可包括正硅酸乙酯(TEOS)、不含氮的抗反射涂层(NFAARC)薄膜、氧掺杂的碳化硅(ODC)、碳氮化硅(SiCN)或是等离子体增强氧化物(PEOx)；中间层可包括富硅聚合物材料(例如：SiCxHyOz)；顶部层可包括正硅酸乙酯(TEOS)或是氧化硅。应理解的是，在其他实施例中，可以省略一或多个薄层，并且可以提供附加的薄层以作为三层硬遮罩的一部分。
使用自旋涂布以及软烤制程将光阻层732形成在硬遮罩层730上。接着，光阻层732被曝露于辐射734。辐射734被光罩736所遮蔽，其中光罩736是在光罩工作室(例如：图24中的光罩工作室830)中，基于最佳自动布线与选路(APR)工具考虑哪些区域为将被掘入(recess)的低电容区域(例如：图4及图16的低电容区域403)的决定所制造的。在本实施例中，低电容区域403以外的区域被决定为低电阻区域402，反之亦然。低电容区域403对应光罩736中的透明区域，透明区域允许辐射734通过，使得光阻层732仅有对应于低电容区域的部分被曝露于辐射734中。在一些实施例中，低电阻区域402包括电网，而低电容区域403包括信号线。在进一步的一些实施例中，低电阻区域402包括SRAM的电网与位元线，而低电容区域403则包括位元线以外的信号线。
辐射734可为使用13.6nm波长的极紫外光(EUV)辐射；使用436nm、405nm或是365nm的波长的紫外光辐射；或者是使用248nm、193nm或是157nm的波长的深紫外光(DUV)辐射；抑或是其他可用于微影的辐射，例如电子束。在电子束微影(其为无光罩微影)的情况下，“光罩”是以直接写入的数据图案的形式存在，而非物理性的设备。
仍旧参照图16，于所示实施例中，经过曝光的光阻层732使用曝后烤(PEB)、显影以及硬烤进行显影，进而在硬遮罩层730上方形成图案化光阻层。图案化光阻层定义了其中的金属线(例如：金属线711-2、711-3、711-4与711-5)将被掘入的低电容区域，其将首先被转移到硬遮罩层730并最终被转移到对应的金属线711。随后，经由图案化光阻层的开口蚀刻硬遮罩层730，以形成图案化硬遮罩层。在此之后，使用合适的制程移除图案化光阻层，合适的制程例如湿式剥离或是等离子体灰化。
蚀刻停止层722经由图案化的硬遮罩层730中所定义的开口被蚀刻，进而形成图案化的蚀刻停止层722。在一个范例中，蚀刻制程包括施用干式(或等离子体)蚀刻，以部分地移除图案化的硬遮罩层730中所定义的开口内的蚀刻停止层722。在另一个范例中，蚀刻制程包括施用使用氢氟酸(HF)溶液的湿式蚀刻，以部分地移除图案化的硬遮罩层730中所定义的开口内的蚀刻停止层722，使得不会有蚀刻停止层722留在低电容区域403中。
在操作622中，方法600(图6B)通过执行使用图案化的硬遮罩层730以及图案化的蚀刻停止层722作为蚀刻遮罩的金属蚀刻制程，于识别出的低电容区域中掘入金属线711。于操作622之后，所获得的结构如图17所示。于所示实施例中，金属掘入制程为干式蚀刻制程，例如等离子体蚀刻制程。在进一步的实施例中，金属掘入制程包括RIE制程。RIE制程可包括多个参数，例如范围从约10mTorr到约300mTorr的反应器操作压力、小于2700W(例如：范围从约900W到约1600W)的RF功率、小于约4500W的偏压功率、范围从约10℃到约80℃的温度、以及范围从约200秒至约500秒的RIE蚀刻周期。RIE的源气体可包括离子成分，例如氩气(Ar)、含氟气体(例如：CF4、SF6、CH2F2、CHF3、C4F8、C2F6)或其组合。RIE的源气体可以进一步包括某些化学蚀刻剂，例如用于化学蚀刻的含氯气体(例如：Cl2、CHCl3、CCl4)。在一些实施例中，化学蚀刻剂包含硼(B)(例如：B2F4、BCl3、B4Cl4、BBr3)。在一个特定实施例中，化学蚀刻剂包括硼与氯的组合。在一些实施例中，整体的蚀刻剂流量率小于1800sccm，例如约1200sccm。化学蚀刻剂所具的有流量率，可为整体蚀刻剂流量率的约30％至约50％，例如约40％。金属线711可被掘入至少约3nm的距离(金属高度差ΔH)。如上所述，如果金属高度降低至小于3nm，则寄生电容可能无法被充分地减少。金属蚀刻制程亦掘入了低电容区域中的介电层716。位于低电阻区域402与低电容区域403的边界处的介电层716可被部分地掘入，产生与金属线711-1的顶部表面共平面的第一顶部表面，以及与被掘入的(凹陷的)金属线711-2至711-5的顶部表面共平面的第二顶部表面。
在操作624中，方法600(图6B)能够可选地在半导体装置700上方沉积蚀刻停止层740，如图18所示。任何合适的材料或成分可被用于形成蚀刻停止层740。蚀刻停止层740可为单层或多层，包括SiCN、SiOC、SiO、SiN、AlON、金属氧化物(例如：AlO、ZrO、碳掺杂的AlO等)等。蚀刻停止层740的材料成分不同于蚀刻停止层722，使得蚀刻停止层722与740之间存在蚀刻选择性。蚀刻停止层740的形成可以使用原子层沉积(ALD)制程或者是化学气相沉积(CVD)制程，例如使用ALD制程，在腔体中具有约1Torr至约30Torr的压力、约13.56MHz的频率、约50W至约500W的功率位准、约100℃至约400℃的温度，并且存在N2、H2或NH3或是处于N2、H2或NH3的环境中。随后可以执行诸如CMP制程的平坦化制程，以平坦化半导体装置700的顶部表面。位于低电阻区域402与低电容区域403的边界处的介电层716，具有与蚀刻停止层722接触的第一顶部表面，以及与蚀刻停止层740接触的倾斜侧壁和第二顶部表面。替代性地，可以跳过蚀刻停止层740的形成。
仍旧参照图18，方法600于操作624中亦在半导体装置700上方(蚀刻停止层740上方，如果存在的话)形成介电层742。在一些实施例中，介电层742包括氧化硅、氮化硅、低k值材料、极低k值材料、或其组合。介电层742的形成，可包括CVD、PECVD、FCVD、PVD、自旋涂布或是其他合适的方法。在一些实施例中，介电层742在材料成分与沈积方面类似介电层716。在一些替代性实施例中，介电层742与介电层716包括不同的材料成分。举例来说，介电层716可具有高于介电层742的介电常数(k)。介电层742的顶部表面可具有碟压(dishing)的轮廓，如图18所示。碟压的轮廓是由于低电容区域403中被掘入的顶部表面。在介电层742的沉积之后，可以施用诸如CMP制程的平坦化制程，以平坦化半导体装置700的顶部表面。平坦化制程之后所获得的结构如图19所示。
在操作626中，方法600(图6B)经由一或多个蚀刻制程于介电层742中形成开口。参照图20，范例性的开口包括低电阻区域402中的沟槽开口744与通孔开口746a，以及低电容区域403中的通孔开口746b。通孔开口746b深于通孔开口746a，这是因为低电容区域403中被掘入(凹陷)的顶部表面。
在一些实施例中，操作626包括于第一蚀刻制程中移除介电层742的顶部部分，以形成沟槽开口744。第一蚀刻制程被实施以部分地蚀刻介电层742，例如通过控制蚀刻持续时间。在第一蚀刻制程期间，由沟槽开口744所定义的区域内的介电层742仅被掘入，并未完全地穿过介电层742。沟槽开口744的形成，可由用于定义图案的光阻(未图示)辅助。光阻接着在合适的制程中被移除，例如在光阻剥离或是等离子体灰化中移除。介电层742进一步地通过第二蚀刻制程经由沟槽开口744进行蚀刻，以形成通孔开口746a与746b。第二蚀刻制程经过设计，以选择性地蚀刻介电层742，并且同时使蚀刻停止层740实质上保持完整。第二蚀刻制程将通孔开口746a与746b向下延伸，直抵蚀刻停止层740。通孔开口746a与746b的形成，亦可通过用于定义图案的光阻(未图示)进行辅助。光阻接着在合适的制程中被移除，例如在光阻剥离或是等离子体灰化中移除。在第二蚀刻制程之后，用于金属线的沟槽开口744以及用于通孔特征的通孔开口746a与746b，共同地形成在介电层742中。沟槽开口744被形成在介电层742的上方部分中，而通孔开口746a与746b则是被形成在介电层742的下方部分中。
在一些实施例中，第一及第二蚀刻制程中的每一者，包括干式蚀刻、湿式蚀刻或其组合。第二蚀刻制程被设计为使用一蚀刻剂以具有蚀刻选择性，使得第二蚀刻制程实质上移除介电层742中的介电材料，但维持蚀刻停止层740的完整。在一些实施例中，用于第一及第二蚀刻制程中的蚀刻剂是相同的。在一些实施例中，第二蚀刻制程为具有更多蚀刻方向性的干式蚀刻。在一些实施例中，第二蚀刻制程中的蚀刻剂包括含氟气体(例如：CxFy，其中x及y为适当的整数)、含氧气体(例如：O2)、其他合适的蚀刻气体、或其组合。
仍旧参照图20，在形成沟槽开口744以及通孔开口746a与746b之后，施用诸如湿式蚀刻或干式蚀刻的第三蚀刻制程，以打开蚀刻停止层740以及蚀刻停止层722。在一些实施例中，第三蚀刻制程经过设计，以首先相对于蚀刻停止层722选择性地蚀刻蚀刻停止层740，并接着选择性地蚀刻蚀刻停止层722以曝露下方的金属线711。
在操作628中，方法600(图6B)于沟槽开口744以及通孔开口746a与746b中形成覆盖于上方的导电特征748，如图21所示。覆盖于上方的导电特征748的位于沟槽开口744中的部分，亦被称为金属线750，而位于通孔开口746a与746b中的部分，亦分别被称为通孔752a与752b。
在一些实施例中，通过在沟槽开口744以及通孔开口746a与746b中填充导电材料，将覆盖于上方的导电特征748形成为体金属层，因此亦称为体金属层748。导电材料可经由合适的技术进行沉积，例如电镀制程、PVD或是其他合适的方法。在一个实施例中，覆盖于上方的导电特征748通过镶嵌制程形成，例如双镶嵌制程。在镶嵌制程中形成体金属层的一个有利特征，是一些低电阻导电材料(例如：铜)可以不需要另外适用于金属蚀刻制程。在一些实施例中，导电材料不同于相对窄的金属线711中所使用的金属。在一些实施例中，金属线711包括前文所讨论的一或多种贵金属，而体金属层748则包括一或多种的非贵金属。举例来说，体金属层748可包括铜(Cu)，不过也是可以替代性地使用其他合适的材料，例如钨(W)、钴(Co)、镍(Ni)、铝(Al)、其组合及/或类似的材料。在一些实施例中，体金属层748亦包括贵金属，但不同于金属线711中所使用的贵金属。举例来说，体金属层748可包括Pt，而金属线711则可以包括Ru、Ir或Rh。在一些替代性实施例中，金属线711与体金属层748两者均包括非贵金属，不过是不同的金属。举例来说，金属线711可包括Mo或W，而体金属层748则可以包括Cu。
介电层742以及设置于介电层742中的金属线750和通孔752a与752b共同形成互连结构的一个薄层(例如：Mx+1层级与Via_x层级)。通孔752a与752b延伸穿过介电层742，并进入到与对应的金属线711直接接触。在低电阻区域402中，从金属线711-1到正上方的金属线750的选路路径是经由通孔752a。在低电容区域403中，从金属线711-3到正上方的金属线750的选路路径是经由通孔752b。因为金属线711-1厚于金属线711-3，因此通孔752a短于通孔752b。低电阻区域402中的选路路径因此具有较低的电阻，低于低电容区域403中的选路路径。另一方面，金属线711-3与正上方的金属线750之间的距离被扩大，于是它们之间的寄生电容降低。因此，每个区域中的RC延迟减少，并且还可以改善装置性能。
图22及图23同样地显示操作628之后所获得的结构的其他实施例。图22与图21的实施例之间的主要差异，在于跳过了蚀刻停止层740的形成，使得介电层742与金属线711的被掘入的顶部表面以及低电容区域403中的介电层716接触。图23与图21的实施例之间的主要差异，在于执行额外的平坦化制程(例如：CMP制程)以从低电阻区域402移除介电层742，并且沉积了额外的介电层743。介电层743的材料成分与介电层742不同，并且可以与介电层716不同或相同。蚀刻停止层740可在平坦化制程期间作为停止层，使得低电阻区域402中的蚀刻停止层740的厚度，由于平坦化的损失而小于低电容区域403中的厚度。替代性地，蚀刻停止层740可以通过平坦化制程从低电阻区域402完全地移除，但仍旧保留在低电容区域403中。
在操作630中，方法600(图6B)对半导体装置700执行进一步的制造制程。举例来说，方法600可以同样地掘入低电容区域403中的导电特征748，并于其上形成互连结构的更加上方的薄层。替代性地，方法600可以在不掘入低电容区域403中的导电特征748的情况下，形成互连结构的更加上方的薄层。在操作630中，方法600可以进一步在半导体装置700上形成钝化层、执行其他后段(BEOL)制程、以及完成集成电路芯片。
现在参照图24、图25以及图26。低电阻区域与低电容区域的判断，可以在设计阶段由设计工程师及/或布局工程师进行。替代性地或附加地，可以在设计阶段之后的后续阶段中进行，例如由制造阶段的代工厂(foundry)进行。图24是IC制造系统800以及与其相关的IC制造流程的实施例的简化方框图。IC制造系统800包括多个实体，例如设计工作室820、光罩工作室830、以及IC制造商850(即：“制造厂(fab)”)，它们在与IC装置860有关的设计、开发、以及制造周期(manufacturing cycle)及/或服务上彼此相互作用。各种实体通过通讯网络连接，通讯网络可为单一网络或是各种不同的网络，例如内部网络(intranet)以及网际网络，并且可以包括有线及/或无线的通讯通道。每个实体能够与其他实体相互作用，并且可以向其他实体提供服务或是自其他实体接收服务。设计工作室820、光罩工作室830以及IC制造商850中的一或多者，可以由不同的公司或是单一公司所拥有，并且可以进一步共存于共同设施中并使用共同的资源。
设计工作室(或设计团队)820产生IC设计布局(或IC布局)822。IC设计布局822包括各种几何图案(例如：代表金属线的多边形)，被设计以用于IC装置860。几何图案对应构成IC装置860的一或多个半导体层中的IC特征。范例性的IC特征包括主动区、栅极电极、源极与漏极特征、隔离特征、金属线、接点插塞、通孔等。设计工作室820执行适当的设计程序以形成IC设计布局822。设计程序可包括逻辑设计、物理设计、布线与选路(place androute)及/或各种设计检查操作。IC设计布局822呈现在一或多个具有几何图案资讯的数据文件中。举例来说，IC设计布局822可被表示为图形数据库系统Ⅱ(GDSⅡ)文件格式或DFⅡ文件格式。
光罩工作室830使用IC设计布局822来制造一组光罩，以用于根据IC设计布局822制造IC装置860的各种薄层。光罩工作室830执行数据准备832以及光罩制造844。数据准备832将IC设计布局822转换为可通过光罩写入器物理性地写入的形式。光罩制造844制造一组光罩(光学遮罩或标线片(reticle))。
在本实施例中，数据准备832包括自动布线与选路(APR)工具834，被配置以判断哪些区域为低电容区域以及哪些区域为低电阻区域。作出判断的细节将结合图25进行讨论。数据准备832可以向设计工作室820产生回馈，此回馈可以用于修改(或调整)IC设计布局822以使其符合IC制造商850中的制造制程。如上所述，在一些实施例中，APR工具834可由设计工作室820实施，而非由光罩工作室830实施。数据准备832可进一步包括其他的制造流程，例如光学邻近校正(optical proximity correction，OPC)、离轴(off-axis)照明、次解析度(sub-resolution)辅助特征、其他合适的技术、或其组合。
在数据准备832为遮罩层准备数据之后，光罩制造844制造一组光罩，包括具有对应低电容区域的透明区域(或反射区域)的光学遮罩(例如：如图16中的光罩736)。光罩能够以各种技术形成，例如二元光罩(binary mask)、相移光罩(phase shifting mask)以及EUV光罩。举例来说，二元光罩包括透明基板(例如：熔融石英)以及涂布在基板上的不透明材料(例如：铬)。不透明材料根据光罩数据进行图案化，进而在二元光罩上形成不透明区域以及透明区域。诸如紫外光(UV)束的辐射束被不透明区域所阻挡，并且透射穿过透明区域，进而将光罩的图案转移至涂布于晶圆852上的敏感材料层(例如：光阻)。对于另一个范例，EUV光罩包括低热膨胀的基板、基板上方的反射多层(multilayer，ML)、以及ML上方的吸收层。吸收层根据光罩数据进行图案化。EUV束被图案化的吸收层所吸收或者是被ML所反射，进而将光罩的图案转移至涂布于晶圆852上的敏感材料层(例如：光阻)。在一些实施例中，IC制造商850亦可采用一些类型的无光罩微影，例如电子束微影。举例来说，其中一个光罩可以基于电子束微影。在这种案例中，数据准备832可以为无光罩微影准备直接写入数据文件，并且光罩制造844不需为了那些将通过无光罩微影生产的特定子集制造光罩。
IC制造商(fab)850，例如半导体代工厂，使用光罩来制造IC装置860，例如使用微影制程进行制造。IC制造商850可包括前段制程(FEOL)的制造设施以及后段制程(BEOL)的制造设施。具体来说，IC制造商850实施方法600(图6A及图6B)的制程流程，以在半导体的晶圆852上的某些IMD层中形成金属化层。
图25显示了根据本公开多种态样所建构的方法900的流程图。方法900的实施例可由APR工具834(图24)实施。方法900仅为范例，且并非旨于将本公开限制在权利要求中所明确记载的范围之外。附加的操作可被提供于方法900之前、之中或是之后，并且对于方法的附加实施例，一些操作可被取代、消除或是改变顺序。下文结合图26对方法900进行描述，其中图26以图形方式显示了如图5A所示的金属线456-1至456-11。
在操作902中，方法900被提供以IC的布局。参照图26，范例性的布局300包括几何图案(在本实施例中为矩形)，每一者皆代表金属线，例如金属线456-1至456-11。每个金属线具有一宽度。具体来说，作为SRAM单元的Vdd线的金属线456-3与456-8具有宽度w3，作为SRAM单元的位元线的金属线456-2、456-4、456-7、456-9具有小于宽度w3的宽度w2，作为SRAM单元的Vss线的金属线456-1与456-5具有小于宽度w2的宽度w1，并且作为SRAM单元的字元线的金属线456-6、456-10与456-11具有实质上等于宽度w2的宽度w4。
在操作904中，方法900将电阻比电容更加重要的关键路径识别为在低电阻区域中，例如通过检查电压降。方法900亦将电容比电阻更加重要的关键路径识别为在低电容区域中，例如通过检查对抗干扰的信号完整性(signal integrity against interference)。替代性地，一旦识别出低电阻区域，其他区域可被自动指定为低电容区域，反之亦然。在一些实施例中，电网中的金属线，例如Vdd与Vss线，被分类为在低电阻区域中，而信号线(或导轨)则被分类为在低电容区域中。在一些实施例中，除了电网之外，作为SRAM的位元线的金属线亦被分类为在低电阻区域中，并且SRAM中除了位元线以外的信号线被分类为在低电容区域中。在图26中，带有数字403的虚线矩形框代表低电容区域，而矩形框之外的区域则代表低电阻区域。
在操作906中，方法900创建光罩(例如：图16中的光罩736)的布局736’，布局736’具有对应于识别出来的低电容区域403的透明区域(或反射区域)403’。此光罩允许低电容区域中的金属线上方的光阻层区域在辐射期间形成潜在(latent)图案。光罩的布局736’(以GDSII文件格式或DFII文件格式)随后被送到光罩制造844(图24)，以创建对应的光罩。
尽管并非旨于进行限制，但本公开一或多个实施例为半导体装置及其形成提供了诸多益处。举例来说，本公开实施例提供了一种方法，分别降低了对电阻敏感的区域以及对电容敏感的区域中的电阻以及电容。即使在最小的金属线CD处，互连层的导电性也得到了改善。此方法亦有效地降低了互连结构中的寄生电容。如此一来，装置的RC性能得以改善。并且，用于形成互连结构的方法可以轻易地整合到现行的半导体制造制程中。
在一个范例性态样中，本公开直指一种半导体装置的制造方法。上述半导体装置的制造方法包括在基板上方形成第一互连层。第一互连层包括第一导电特征以及第二导电特征。上述半导体装置的制造方法亦包括在第一互连层上形成图案化遮罩，图案化遮罩中的一或多个开口覆盖第二导电特征、经由图案化遮罩中的一或多个开口掘入第二导电特征、以及在第一互连层上方形成第二互连层。第二互连层具有与第一导电特征接触的第一通孔以及与第二导电特征接触的第二通孔。
在一些实施例中，在第二导电特征的掘入之后，第二导电特征的顶部表面低于第一导电特征的顶部表面。在一些实施例中，第二导电特征的顶部表面低于第一导电特征的顶部表面至少3纳米。
在一些实施例中，第二通孔的垂直长度大于第一通孔的垂直长度。在一些实施例中，第一导电特征对应半导体装置的电网，而第二导电特征对应半导体装置的信号线。
在一些实施例中，第一导电特征对应上述半导体装置的存储器电路中的位元线，而第二导电特征对应存储器电路的字元线。在一些实施例中，上述半导体装置的制造方法更包括掘入第二互连层中的第三导电特征，其中第三导电特征与第二通孔接触。
在一些实施例中，第一互连层的形成包括在基板上方沉积导电层、图案化导电层，进而形成第一导电特征以及第二导电特征、以及在第一导电特征与第二导电特征之间沉积介电材料。
在一些实施例中，介电材料的沉积覆盖第一导电特征与第二导电特征之间的气隙。
在一些实施例中，述半导体装置的制造方法更包括在形成图案化遮罩之前，于第一互连层上方沉积蚀刻停止层。在形成第二互连层之后，第一通孔的底部部分与蚀刻停止层接触，而第二通孔并未与蚀刻停止层接触。
在另一个范例性态样中，本公开直指一种半导体装置的制造方法。上述半导体装置的制造方法包括在基板上方形成第一金属线以及第二金属线，其中第一金属线与第二金属线具有相同的厚度；在第一金属线与第二金属线上方沉积蚀刻停止层；移除蚀刻停止层的一部分，进而曝露第二金属线；部分地移除第二金属线，使得第二金属线变得比第一金属线还薄；在第一金属线与第二金属线上方沉积介电层；以及在介电层中形成第三金属线以及通孔，其中通孔将第三金属线与第一金属线及第二金属线中的一者连接。
在一些实施例中，第一金属线与第二金属线在第一方向上纵向延伸，而第三金属线在垂直于第一方向的第二方向上纵向延伸。
在一些实施例中，第一金属线与第二金属线包括第一金属，而第三金属线包括不同于第一金属的第二金属。在一些实施例中，第一金属为贵金属。
在一些实施例中，通孔将第三金属线与第一金属线连接，并且通孔的侧壁与蚀刻停止层接触。在一些实施例中，通孔将第三金属线与第二金属线连接，并且通孔并未与蚀刻停止层接触。
在一些实施例中，第一金属线对应存储器装置的电源线，而第二金属线对应存储器装置的信号线。
在又一个范例性态样中，本公开直指一种半导体装置。上述半导体装置包括基板以及设置于基板上方的金属化层。金属化层包括第一金属线以及第二金属线，第一金属线的底部表面与第二金属线的底部表面共平面，并且第一金属线的顶部表面高于第二金属线的顶部表面。
在一些实施例中，第一金属线以及第二金属线位于上述半导体装置的存储器单元中。在一些实施例中，第一金属线为存储器单元的电源供应线或位元线，而第二金属线为存储器单元的字元线。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中具有通常知识者更佳地了解本公开的态样。本技术领域中具有通常知识者应当理解他们可轻易地以本公开为基础设计或修改其他制程及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中具有通常知识者亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (10)

1.一种半导体装置的制造方法，包括：
在一基板上方形成一第一互连层，上述第一互连层包括一第一导电特征以及一第二导电特征；
在上述第一互连层上形成一图案化遮罩，上述图案化遮罩中的一或多个开口覆盖上述第二导电特征；
经由上述图案化遮罩中的上述一或多个开口掘入上述第二导电特征；以及
在上述第一互连层上方形成一第二互连层，上述第二互连层具有与上述第一导电特征接触的一第一通孔以及与上述第二导电特征接触的一第二通孔。
2.如权利要求1所述的半导体装置的制造方法，其中在上述第二导电特征的掘入之后，上述第二导电特征的一顶部表面低于上述第一导电特征的一顶部表面。
3.如权利要求2所述的半导体装置的制造方法，其中上述第二导电特征的上述顶部表面低于上述第一导电特征的上述顶部表面至少3纳米。
4.如权利要求1所述的半导体装置的制造方法，更包括：
掘入上述第二互连层中的一第三导电特征，其中上述第三导电特征与上述第二通孔接触。
5.如权利要求1所述的半导体装置的制造方法，更包括：
在形成上述图案化遮罩之前，于上述第一互连层上方沉积一蚀刻停止层；
其中在形成上述第二互连层之后，上述第一通孔的一底部部分与上述蚀刻停止层接触，而上述第二通孔并未与上述蚀刻停止层接触。
6.一种半导体装置的制造方法，包括：
在一基板上方形成一第一金属线以及一第二金属线，上述第一金属线与上述第二金属线具有相同的厚度；
在上述第一金属线与上述第二金属线上方沉积一蚀刻停止层；
移除上述蚀刻停止层的一部分，进而曝露上述第二金属线；
部分地移除上述第二金属线，使得上述第二金属线变得比上述第一金属线还薄；
在上述第一金属线与上述第二金属线上方沉积一介电层；以及
在上述介电层中形成一第三金属线以及一通孔，上述通孔将上述第三金属线与上述第一金属线及上述第二金属线中的一者连接。
7.如权利要求6所述的半导体装置的制造方法，其中上述第一金属线与上述第二金属线在一第一方向上纵向延伸，而上述第三金属线在垂直于上述第一方向的一第二方向上纵向延伸。
8.如权利要求6所述的半导体装置的制造方法，其中上述通孔将上述第三金属线与上述第一金属线连接，并且上述通孔的一侧壁与上述蚀刻停止层接触。
9.一种半导体装置，包括：
一基板；以及
一金属化层，设置于上述基板上方，其中上述金属化层包括一第一金属线以及一第二金属线，上述第一金属线的一底部表面与上述第二金属线的一底部表面共平面，并且上述第一金属线的一顶部表面高于上述第二金属线的一顶部表面。
10.如权利要求9所述的半导体装置，其中上述第一金属线以及上述第二金属线位于上述半导体装置的一存储器单元中。
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