CN116325673A - 用于通信总线的脉冲振幅调制（pam）编码 - Google Patents

用于通信总线的脉冲振幅调制（pam）编码 Download PDF

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Abstract

公开了用于通信总线的脉冲振幅调制(PAM)编码。特别地，各种两线通信总线可以使用三级PAM(PAM‑3)或五级PAM(PAM‑5)对比特进行编码，以在不要求增加时钟频率或添加附加引脚的情况下增加比特传输。避免时钟频率的增加有助于减少电磁干扰(EMI)的风险，并且避免额外引脚的使用可以避免集成电路(IC)的成本增加。

Description

用于通信总线的脉冲振幅调制(PAM)编码
优先权申请
本申请要求2020年10月21日提交的、题目为“PULSE AMPLITUDE MODULATION(PAM)ENCODING FOR A COMMUNICATION BUS”的美国专利申请序列号17/076190的优先权，通过引用以其整体并入本文。
技术领域
本公开的技术总体上涉及通过提供脉冲振幅调制(PAM)来增加通信总线上的带宽。
背景技术
计算设备在现代社会比比皆是。这种计算设备依靠无数集成电路(IC)来提供不同的功能。IC的丰富性需要它们之间的通信。已经开发了多种协议以在不同IC可以如何通信方面提供指导。越来越多的数据在IC之间传输，需要不断增加的带宽。随着IC尺寸缩小，用于增加带宽的常规技术(诸如，增加总线频率或者添加引脚以添加数据通道)变得不太适用。
发明内容
详细描述中公开的方面包括用于通信总线的脉冲振幅调制(PAM)编码。特别地，各种两线通信总线可以使用三级PAM(PAM-3)或五级PAM(PAM-5)对比特进行编码，以增加比特传输，而不要求增加时钟频率或添加附加引脚。避免时钟频率的增加有助于减少电磁干扰(EMI)的风险，并且避免额外引脚的使用可以避免集成电路(IC)的成本增加。
在这点上，在一方面，公开了一种集成电路(IC)。该IC包括耦合到通信总线的总线接口。该IC还包括耦合到总线接口的时钟源。该IC还包括控制电路。控制电路被配置为：通过总线接口，在通信总线的时钟线上发送时钟信号，该时钟信号来源于时钟源并且其中嵌入有奇偶校验比特。控制电路还被配置为：在通信总线的数据线上发送PAM数据信号。
在另一方面，公开了一种IC。该IC包括耦合到通信总线的总线接口。该IC还包括控制电路。控制电路被配置为：通过总线接口，在通信总线的时钟线上接收其中嵌入有奇偶校验比特的时钟信号。控制电路还被配置为：在通信总线的数据线上接收PAM数据信号。
在另一方面，公开了一种计算系统。该计算系统包括通信总线。该计算系统还包括第一IC。第一IC包括耦合到通信总线的第一总线接口。第一IC还包括耦合到第一总线接口的时钟源。第一IC还包括第一控制电路。第一控制电路被配置为：通过第一总线接口，在通信总线的时钟线上发送时钟信号，该时钟信号来源于时钟源并且其中嵌入有奇偶校验比特。第一控制电路还被配置为：在通信总线的数据线上发送PAM数据信号。该计算系统还包括第二IC。第二IC包括耦合到通信总线的第二总线接口。第二IC还包括第二控制电路。第二控制电路被配置为：接收其中嵌入有奇偶校验比特的时钟信号。第二控制电路还被配置为接收PAM数据信号。
附图说明
图1是示例性移动终端的框图，该移动终端具有互连各种集成电路(IC)的各种内部通信总线；
图2A图示了用于五级脉冲振幅调制(PAM-5)编码方案的波形；
图2B图示了用于三级PAM(PAM-3)编码方案的波形；
图2C图示了与时钟信号有关的数据比特；
图3A-图3D图示了在数据线上使用PAM-5编码方案的四种示例性编码可能性；
图4A-图4D图示了使用PAM-5编码方案以在时钟线上提供两个比特和奇偶校验位的四种示例性编码可能性；
图5A-图5D图示了使用PAM-5编码方案以在时钟线上提供两个比特和奇偶校验位的四种示例性编码可能性；
图6A和图6B图示了两个编码信号及其采样；
图7A是具有单端通信总线的系统的框图；
图7B是具有差分通信总线的系统的框图；
图8A和图8B图示了如由本公开使用的单端信令与差分信令之间的差异；
图9是对用于主设备和从设备的系统功率管理接口(SPMI)总线的数据线的输入/输出要求的示意图；
图10是对用于主设备和从设备的SPMI总线的时钟线的输入/输出要求的示意图；以及
图11是图示用于使用PAM编码来增加通信总线上的带宽的示例性过程的流程图。
具体实施方式
现在参考附图，描述了本公开的几个示例性方面。“示例性”一词在本文中用于意指“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面不必被解释为优于或胜于其他方面。
详细描述中公开的方面包括用于通信总线的脉冲振幅调制(PAM)编码。特别地，各种两线通信总线可以使用三级PAM(PAM-3)或五级PAM(PAM-5)对比特进行编码，以在不要求增加时钟频率或添加附加引脚的情况下增加比特传输。避免时钟频率的增加有助于减少电磁干扰(EMI)的风险，并且避免额外引脚的使用可以避免集成电路(IC)的成本增加。
在对使用用于通信总线的PAM编码的细节进行说明之前，参考图1提供具有各种通信总线的移动终端的简要概述。参考图2开始提供PAM编码技术的细节。
在这方面，图1是示例性移动终端100(诸如智能电话、移动计算设备平板等)的系统级框图，移动终端100可以包括可以使用本公开的PAM编码技术的一个或多个通信总线。例如，本公开的PAM编码技术非常适于与系统功率管理接口(SPMI)总线、射频前端(RFFE)总线、I3C总线等一起使用。
继续参考图1，移动终端100包括应用处理器104(有时被称为主设备)，应用处理器104通过通用闪存(UFS)总线108与大容量存储元件106通信。应用处理器104还可以通过显示器串行接口(DSI)总线112连接到显示器110，并且通过相机串行接口(CSI)总线116连接到相机114。诸如麦克风118、扬声器120和音频编解码器122的各种音频元件可以通过串行低功率芯片间多媒体总线(SLIMbus)124耦合到应用处理器104。此外，音频元件可以通过SOUNDWIRE总线126相互通信。调制解调器128也可以耦合到SLIMbus 124和/或SOUNDWIRE总线126。调制解调器128还可以通过外围组件互连(PCI)或PCI express(PCIE)总线130和/或SPMI总线132连接到应用处理器104。SPMI总线132可以是包括时钟线和数据线的两线总线(图1中未图示)。在其最简单的情况下，SPMI是一种协议，用于在主机与功率管理集成电路(例如，下面描述的PMIC 136)之间通信，以从主机控制电压调节器，并且从PMIC 136传输回电压增加和减小。
继续参考图1，SPMI总线132还可以耦合到局域网(LAN或WLAN)IC(LAN IC或WLANIC)134、功率管理集成电路(PMIC)136、伴随IC(有时被称为桥接芯片)138和射频IC(RFIC)140。在示例性方面，这些IC中的一个或多个IC可以是主设备或从设备。下面参考图2提供关于SPMI系统内的主设备和从设备的更多细节。应当理解，单独的PCI总线142和144也可以将应用处理器104耦合到伴随IC 138和WLAN IC 134。应用处理器104还可以通过传感器总线148连接到传感器146。调制解调器128和RFIC 140可以使用总线150进行通信。
继续参考图1，RFIC 140可以通过RFFE总线158耦合到一个或多个RFFE元件，诸如天线调谐器152、开关154和功率放大器156。此外，RFIC 140可以通过总线162耦合到包络跟踪电源(ETPS)160，并且ETPS 160可以与功率放大器156通信。总的来说，RFFE元件(包括RFIC 140)可以被认为是RFFE系统164。应当理解，RFFE总线158可以由时钟线和数据线(未图示)形成。虽然未被图示，但是诸如I2C或I3C的附加总线可以存在于移动终端100内。
本公开的示例性方面非常适于用在诸如SPMI总线、RFFE总线或I3C总线的两线单端总线上，但是本公开不限于此，并且PAM编码技术也可以被用在差分总线中。然而，为了说明起见，最初的讨论将集中在诸如SPMI总线的单端两线总线上。以下参考图7B和图8B提供对差分总线的讨论。
图2A提供了PAM-5编码技术200的概览，包括数据线202的可能状态和时钟线204的可能状态。具体地，时钟线204可以具有标准周期(normal period)206，标准周期206被划分为如行208中所示的三个时隙。可以使用具有比标准周期206的频率快十二倍(尽管快六倍或甚至快三倍也可以工作)的频率的内部时钟信号210来帮助将标准周期分为三个时隙208A-208C。数据线202的电压水平可以被分为五种水平202A-202E，其中水平202A是零伏(0V)，并且水平202E是总线的最大电压水平(例如，Vdd)。水平202B-202D分别是Vdd的25％、50％和75％。在时隙208A-208C中的每个时隙中，数据线202可以以五种水平202A-202E中的任一种水平被驱动，这在单个标准周期206中提供一百二十五(125(即，5*5*5))种可能状态。类似地，时钟线204的电压水平可以被分为五种水平204A-204E，其中在时隙208A-208C中的每个时隙中，时钟线204可以以五种水平204A-204E中的任一种水平被驱动，这在单个标准周期206中提供附加的125种可能状态。因此，可能状态的理论数目将是15625(即525*525)。
虽然PAM-5是一种稳健的编码技术，但可能存在总线上的噪声阻止在五种不同电压水平之间进行区分的情况。在这种情况下，可以使用PAM-3编码技术200B，如图2B中所示。在PAM-3编码中，数据线202的电压水平可以被分为仅三种水平202A、202C和202E，而时钟线204可以被分为三种水平204A、204C和204E。使用三种电压水平跨两个线202、204产生总共八十一(81)种可能状态。
假设使用PAM-5，图2C图示了一个示例性的两比特编码方案200C，该方案允许在数据线202上或在时钟线204上发送六个比特。具体地，每个时隙208A-208C保持由该时隙处的电压水平确定的两个比特。因此，例如，水平202A、204A对应于[0，0]；水平202B、204B对应于[0，1]；水平202D、204D对应[1，0]；并且水平202E、204E对应于[1，1]。水平202C、204C对应于空闲水平，并且未分配特定比特。
作为进一步的示例，图3A-图3D图示了具有对应编码的四种可能信号。因此，通过使时隙208A在水平202A处、时隙208B在水平202B处并且时隙208C在水平202D处，图3A中的信号300A是[0，0，0，1，1，0]。类似地，通过使时隙208A在水平202D处、时隙208B在水平202B处并且时隙208C在水平202E处，图3B中的信号300B是[1，0，0，1，1，1]。通过使时隙208A在水平202E处、时隙208B在水平202A处并且时隙208C在水平202B处，图3C中的信号300C是[1，1，0，0，0，1]。通过使时隙208A在水平202B处、时隙208B在水平202E处并且时隙208C在水平202A处，图3D中的信号300D是[0，1，1，1，0，0]。显然，可以根据PAM-5编码技术构造其他信号，并且图3A-图3D的示例不旨在限制。
应当理解，通信总线上的许多信号是八个比特和一个奇偶校验比特。如图3A-图3D所示，在仅数据线202上进行编码提供了六个比特，这对于所需的九个比特少了三个比特。然而，如图2B中图示的，时钟线204也可用于编码，并且开启了另外512种可能状态。形成九个比特并不需要所有这些状态。因此，第一时隙被编码有第一比特，第三时隙被编码有第二比特，并且使用时钟线204的占空比，如图4A-图5D中更好地图示的。比特按照距中心水平204C的位移量(按水平)被编码在第一时隙208A和第三时隙208C中。因此，距中心水平204C为两个水平的水平204A和204E是1，并且距中心水平204C仅一个水平的水平204B和204D是0。可以使用其他编码方案。
在这方面，图4A-图4D分别图示了时钟线204上的信号400A-400D，其中第一时隙208A被编码有比特，第三时隙208C被编码有比特，并且占空比指示奇偶校验比特。因此，图4A具有信号400A，其中第一时隙208A被设置在水平204D(一个位移或0)，第三时隙20C被设置在水平204B(一个位移或0)，并且具有33％的占空比，这反映了[0，0]的编码和奇偶校验比特[0]。图4B具有信号400B，其中第一时隙208A也被设置在水平204D，但第三时隙208C被设置在204A(两个位移或1)并且具有33％的占空比，这反映了[0，1]的编码和奇偶校验比特[0]。图4C具有信号400C，其中第一时隙208A被设置在水平204E(两个位移或1)，第三时隙208C被设置在水平204B(一个位移或0)，并且具有33％的占空比，这反映了[1，0]的编码和奇偶校验比特[0]。图4D具有信号400D，其中第一时隙208A被设置在水平204E(两个位移或1)，第三时隙208C被设置在水平204A(两个位移或1)，并且具有33％的占空比，这反映了[1，1]的编码和奇偶校验位[0]。
图5A-图5D分别图示了时钟线204上的信号500A-500D，其中第一时隙208A被编码有第一比特，第三时隙208C被编码有第二比特，并且66％的占空比指示奇偶校验比特[1]。因此，图5A具有信号500A，其中第一时隙208A被设置在水平204D(一个位移或0)，第三时隙208C被设置在水平204B(一个位移或0)，并且具有66％的占空比，这反映了[0，0]的编码和奇偶校验比特[1]。图5B具有信号500B，其中第一时隙208A也被设置在水平204D(一个位移或0)，第三时隙208C被设置在水平204A(两个位移或1)，并且具有66％的占空比，这反映了[0，1]的编码和奇偶校验比特[1]。图5C具有信号500C，其中第一时隙208A被设置在水平204E(两个位移或1)，第三时隙208C被设置在水平204B(一个位移或0)，并且具有66％的占空比，这反映了[1，0]的编码和奇偶校验比特[1]。图5D具有信号500D，其中第一时隙208A被设置在水平204E(两个位移或1)，第三时隙208C被设置在水平204A(两个位移或1)，并且具有66％的占空比，这反映了[1，1]的编码和奇偶校验比特[1]。
为了进一步说明，图6A和图6B提供了编码和采样以提取编码比特的示例。特别地，图6A图示了数据线202上的数据信号600A和时钟线204上的时钟信号602A。提供原始周期206以用于参考。内部时钟信号210被用来帮助设置数据信号600A和时钟信号602A两者的采样点604A-604C。通过以该方式在时隙208A-208C中的每个时隙中进行采样，控制电路可以确定信号的水平是什么，并且可以从其确定编码的比特以及用以导出奇偶校验比特的时钟线204的占空比。如所图示的，数据信号600A编码[0，0，0，1，1，0]，并且时钟信号602A编码[1，0]和奇偶校验比特[0]。此外，内部时钟210可以通过初始上升沿606与参考时钟同步。其他相位/极性选项可以通过实现可编程选项来涵盖(例如，编码值是00或01，并且在时钟周期的开始存在下降沿)。
图6B类似，但示出了数据信号600B编码[0，1，0，0，1，1]并且时钟信号602B编码[1，0]和奇偶校验比特[1]。同样，应当理解，这些信号是示例性的并且可以使用其他值。同样，不同的内部时钟210可以规定不同的采样周期，但是每个时隙208A-208C都应当进行采样。
图7A和图7B提供了具有不同类型总线的系统。具体地，图7A包括具有单端总线702A的系统700A，而图7B包括具有差分总线702B的系统700B。在系统700A中，主设备或主机704与从设备706(1)-706(N)一样耦合到单端总线702A。单端总线702A包括数据线708(类似于数据线202)和时钟线710(类似于时钟线204)。提供了电压线712，电压线712为主机704和从设备706(1)-706(N)提供共同电压参考线。当确定正在使用什么水平202A-202E或204A-204E时，从设备706(1)-706(N)可以参考电压线712上的电压水平。当总线频率低于1吉赫(1GHz)时，诸如总线702A的单端总线可以是适当的。
在系统700B中，主设备或主机704与从设备706(1)-706(N)一样耦合到差分总线702B。差分总线702B包括正数据线720+和负数据线720-(共同地类似于数据线202)，并且包括正时钟线722+和负时钟线722-(共同地类似于时钟线204)。提供了电压线712，电压线712为主机704和从设备706(1)-706(N)提供共同电压参考线。当确定正在使用什么水平202A-202E或204A-204E时，从设备706(1)-706(N)可以参考电压线712上的电压水平。当总线频率高于1GHz时，诸如总线702B的差分总线可以是适当的。
图8A和图8B图示了单端总线与差分总线上的信号之间的差异。因此，在图8A中，提供与信号600B和602B基本相同的单端信号800。图8B中作为差分信号810的相同信号在正数据线720+和正时钟线722+上看起来是一样的，但在负数据线720-和负时钟线722-上是反相的。
还应当理解，本公开的示例性方面允许通过主机与从设备之间的协商容易地迁移到差分模式操作。
为了帮助进一步全面理解可能的用例，图9和图10示出了附接到通信总线的主设备和从设备，该通信总线可以是SPMI总线、RFFE总线等。虽然针对SPMI总线上的主设备或从设备考虑了特定的硬件，但应当理解，其他架构可能适用于RFFE、I3C等，并且可以在不脱离本公开的情况下被使用。
在这方面，图9是对用于主设备704和从设备706的SPMI总线的数据线202的输入/输出要求的示意图。具体地，用于主设备704的总线接口900与用于从设备706的总线接口902一起被图示。总线接口900包括在数据线202上发送数据的数据输出放大器904，并且包括放大在数据线202上接收的传入信号的数据输入放大器906。数据输出/输入放大器904、906由读/写或数据输入使能信号908切换。主设备704还可以包括控制电路910(在图中有时被称为CC)和存储器元件912(在图中有时被称为MEM)，存储器元件912中存储了寄存器914。寄存器914可以由从设备706读取或由从设备706写入。
总线接口902包括在数据线202上发送数据的数据输出放大器916，并且包括放大在数据线202上接收的传入信号的数据输入放大器918。数据输出/输入放大器916、918由读/写或数据输入使能信号920切换。从设备706还可以包括控制电路922(在图中有时被称为CC)和存储器元件924(在图中有时被称为MEM)。附加的下拉电阻器926和928可以与数据线202相关联，以在需要时帮助提供逻辑低。注意，可以存在下拉电阻器926、928中的两者、一者或两者都不存在。从设备706还可以包括寄存器930，主设备704可以根据常规的SPMI协议写入或读取寄存器930。
图10是对用于主设备704和从设备706的SPMI总线的时钟线204的输入/输出要求的示意图。具体地，用于主设备704的总线接口900与用于从设备706的总线接口902一起被图示。总线接口900包括在时钟线204上发送来自时钟源(未示出)的时钟信号的时钟输出放大器1030，并且包括将在时钟线204上接收的传入信号(包括任何反射)放大的时钟输入放大器1032。时钟输出放大器1030由SCLK OUT ENABLE信号1034使能，而时钟输入放大器1032由SCLK IN ENABLE信号1036使能。
总线接口902包括将在时钟线204上接收的传入信号放大的时钟输入放大器1038。附加的下拉电阻器1040和1042可以与时钟线204相关联，以帮助在需要时提供逻辑低。注意，可以存在下拉电阻器1040、1042中的两者、一者或两者都不存在。从设备706可以具有内部时钟源，内部时钟源可以是锁相环(PLL)(未示出)、晶体振荡器，或者从设备706可以从时钟线204上的信号导出时钟信号，在该情况下，可以使用PLL来提供采样频率。从设备706可以在时钟信号的初始上升沿与主设备704同步。
参考图11提供了使用PAM编码的过程1100的简要概述。具体地，当主机704或从设备706生成要在总线上被发送的数据或命令时，过程1100开始(框1102)。数据或命令使用PAM编码技术进行编码(框1104)并且在总线上进行发送(框1106)。接收方通过采样对信号进行解码(框1108)。
根据本文公开的方面的用于通信总线的PAM编码可以被提供在或集成到任何基于处理器的设备中。示例包括但不限于：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板电话、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、监控器、计算机监控器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。
本领域技术人员将进一步理解，结合本文公开的方面描述的各种说明性的逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令或两者的组合。作为示例，本文描述的设备可以在任何电路、硬件组件、IC或IC芯片中被采用。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经大体上根据其功能描述了各种说明性的组件、框、模块、电路和步骤。如何实现这种功能取决于特定的应用、设计选择和/或施加于整个系统的设计约束。本领域技术人员可以针对每个特定应用以变化的方式来实现所描述的功能，但是这种实现决定不应当被解释为导致脱离本公开的范围。
结合本文公开的方面描述的各种说明性逻辑块、模块和电路可以利用被设计成执行本文所描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、分立的门或晶体管逻辑、分立的硬件组件或其任何组合来进行实现或执行。处理器可以是微处理器，但在备选方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器还可以被实现成计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核结合的一个或多个微处理器或任何其他这种配置)。
本文公开的方面可以以硬件和被存储在硬件中的指令来体现，并且可以驻存在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器能够从该存储介质读取信息并且能够向该存储介质写入信息。在备选方案中，存储介质可以被整合到处理器。处理器和存储介质可驻存在ASIC中。ASIC可以驻存在远程站中。在备选方案中，处理器和存储介质可以作为分立组件驻存在远程站、基站或服务器中。
还应当注意，描述了本文的任何示例性方面中描述的操作性步骤以提供示例和讨论。所描述的操作可以以除了图示的顺序之外的许多不同的顺序执行。另外，在单个操作步骤中描述的操作实际上可以在许多不同的步骤中执行。附加地，可以组合示例性方面中讨论的一个或多个操作步骤。应当理解，流程图中图示的操作步骤可以进行许多不同的修改，这对于本领域技术人员来说是明显的。本领域技术人员还将理解，可以使用多种不同科技和技术中的任何一种来表示信息和信号。例如，在以上整个说明书中可能引用的数据、指令、命令、信息、信号、比特、符号和码片可以由电压、电流、电磁波、磁场或粒子、光学场或粒子或其任何组合表示。
提供对本公开的先前描述以使得本领域技术人员能够制造或使用本公开。对本公开的各种修改对于本领域技术人员而言将是明显的，并且本文中定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文描述的示例和设计，而是与符合本文公开的原理和新颖特征的最宽范围一致。

Claims (24)

1.一种集成电路(IC)，包括：
总线接口，耦合到通信总线；
时钟源，耦合到所述总线接口；以及
控制电路，被配置为：
通过所述总线接口，在所述通信总线的时钟线上发送时钟信号，所述时钟信号来源于所述时钟源并且其中嵌入有奇偶校验比特；以及
在所述通信总线的数据线上发送脉冲振幅调制(PAM)数据信号。
2.根据权利要求1所述的IC，其中所述控制电路被配置为：跨所述时钟源的单个时钟周期，提供八比特数据和所述奇偶校验比特。
3.根据权利要求1所述的IC，其中所述总线接口被配置为：耦合到射频前端(RFFE)总线、系统功率管理接口(SPMI)总线或I3C总线中的一者。
4.根据权利要求2所述的IC，其中所述PAM数据信号包括每个时钟周期的六比特数据。
5.根据权利要求4所述的IC，其中除了所述奇偶校验比特之外，所述时钟信号还包括两比特数据。
6.根据权利要求1所述的IC，其中所述控制电路被配置为：使用三级PAM(PAM-3)编码技术对所述PAM数据信号进行编码。
7.根据权利要求1所述的IC，其中所述控制电路被配置为：以至少三倍于所述时钟信号的频率的速率，针对传入信号采样所述数据线。
8.根据权利要求5所述的IC，其中所述控制电路被配置为：通过设置所述时钟信号的占空比，将所述奇偶校验比特编码到所述时钟信号中。
9.根据权利要求1所述的IC，其中所述总线接口包括单端总线接口。
10.根据权利要求1所述的IC，其中所述总线接口包括差分总线接口。
11.根据权利要求1所述的IC，所述IC被集成到设备中，所述设备选自由以下项组成的组中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板电话、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备、台式计算机、个人数字助理(PDA)、监控器、计算机监控器监控器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。
12.一种集成电路(IC)，包括：
总线接口，耦合到通信总线；以及
控制电路，被配置为：
通过所述总线接口，在所述通信总线的时钟线上接收其中嵌入有奇偶校验比特的时钟信号；以及
在所述通信总线的数据线上接收脉冲振幅调制(PAM)数据信号。
13.根据权利要求12所述的IC，还包括时钟源，所述时钟源以至少三倍于所述时钟信号的频率操作。
14.根据权利要求13所述的IC，其中所述控制电路还被配置为：在所述时钟信号的周期期间，使用所述时钟源对所述PAM数据信号进行至少三次采样。
15.根据权利要求12所述的IC，其中所述总线接口包括系统功率管理接口(SPMI)总线接口、射频前端(RFFE)总线接口或I3C总线接口。
16.根据权利要求12所述的IC，其中所述控制电路被配置为在所述数据线上接收五级PAM(PAM-5)编码数据信号。
17.根据权利要求12所述的IC，其中所述控制电路被配置为在所述数据线上接收三级PAM(PAM-3)编码数据信号。
18.根据权利要求12所述的IC，其中所述控制电路被配置为从所述PAM数据信号解码六个比特。
19.根据权利要求12所述的IC，其中所述控制电路被配置为从所述时钟信号解码两个比特和所述奇偶校验比特。
20.根据权利要求13所述的IC，其中所述时钟源包括锁相环(PLL)。
21.根据权利要求12所述的IC，所述IC被集成到设备中，所述设备选自由以下项组成的组中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板计算机、平板电话、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备、台式计算机、个人数字助理(PDA)、监控器、计算机监控器、电视、调谐器、无线电设备、卫星无线电设备、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、机动车、交通工具组件、航空电子系统、无人机和多轴飞行器。
22.一种计算系统，包括：
通信总线；
第一集成电路(IC)，包括：
第一总线接口，耦合到所述通信总线；
时钟源，耦合到所述第一总线接口；以及
第一控制电路，被配置为：
通过所述第一总线接口，在所述通信总线的时钟线上发送时钟信号，所述时钟信号来源于所述时钟源并且其中嵌入有奇偶校验比特；以及
在所述通信总线的数据线上发送脉冲振幅调制(PAM)数据信号；以及
第二IC，包括：
第二总线接口，耦合到所述通信总线；以及
第二控制电路，被配置为：
接收其中嵌入有所述奇偶校验比特的所述时钟信号；以及
接收所述PAM数据信号。
23.根据权利要求22所述的计算系统，其中所述第二IC包括第二时钟源，所述第二时钟源以至少三倍于所述时钟信号的频率的频率操作。
24.根据权利要求22所述的计算系统，其中所述第一控制电路还被配置为允许对时钟到数据相位和极性关系的可编程选择。
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