CN116324440A - 解压缩电路的生成方法和装置 - Google Patents

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CN116324440A CN202080104733.3A CN202080104733A CN116324440A CN 116324440 A CN116324440 A CN 116324440A CN 202080104733 A CN202080104733 A CN 202080104733A CN 116324440 A CN116324440 A CN 116324440A
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Abstract

一种解压缩电路的生成方法和装置，涉及IC芯片测试领域，解压缩电路的生成方法包括：根据扫描链的输入端的位置坐标确定驱动异或门的位置坐标，以及，驱动异或门与扫描链的输入端的耦合关系(S601)；根据扫描链的输入端的位置坐标确定中间异或门的位置坐标，以及，中间异或门与驱动异或门的耦合关系(S602)；根据中间异或门的位置坐标确定CA寄存器的位置坐标，以及，CA寄存器与中间异或门的耦合关系(S603)。

Description

解压缩电路的生成方法和装置 技术领域
本申请涉及集成电路(integrated circuit，IC)芯片测试领域，尤其涉及一种解压缩电路的生成方法和装置。
背景技术
随着IC芯片技术的发展，IC芯片越做越大，质量和稳定性要求越来越严。因此测试向量(test patterns)也越来越多。为了节省测试时间和测试成本，片上测试向量压缩(test compression)就成为了不可或缺的技术。
在对IC芯片进行测试时，一种方式是将IC芯片的输入管脚和输出管脚电连接至自动测试设备(automatic test equipment，ATE)，由ATE通过向IC芯片的输入管脚输入测试激励，再测量IC芯片输出的测试结果，与预期测试结果进行比较，从而判断IC芯片是否存在设计缺陷。
IC芯片中包括解压缩电路、待测试电路和压缩电路，解压缩电路将测试激励扩展为大量扫描链(scan chains)测试信号，输入至IC芯片上的待测试电路，待测试电路再将大量测试结果输入至压缩电路，由压缩电路对测试结果进行压缩后通过IC芯片的少量输出管脚输出。
其中，解压缩电路可以包括多个元胞自动机(cellular automata，CA)电路和移相器，移相器包括多个异或门，CA寄存器输入测试激励后输出至移相器的异或门，由异或门进行异或后扇出扫描链。移相器的异或门的布局将影响布线的复杂度。
发明内容
本申请实施例提供一种解压缩电路的生成方法和装置，用于优化解压缩电路的布局，降低布线的复杂度。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种解压缩电路的生成方法，解压缩电路包括多个元胞自动机CA寄存器以及移相器；移相器包括中间级异或门和驱动异或门；中间级异或门的一个输入端耦合至一个CA寄存器的输出端，中间级异或门的输出端耦合至驱动异或门的一个输入端，驱动异或门的输出端耦合至扫描链的输入端。该方法包括：根据扫描链的输入端的位置坐标确定驱动异或门的位置坐标，以及，驱动异或门与扫描链的输入端的耦合关系；根据扫描链的输入端的位置坐标确定中间异或门的位置坐标，以及，中间异或门与驱动异或门的耦合关系；根据中间异或门的位置坐标确定CA寄存器的位置坐标，以及，CA寄存器与中间异或门的耦合关系。
本申请实施例提供的解压缩电路的生成方法，通过将解压缩电路中CA寄存器、移相器的驱动异或门和中间异或门，分层设计其位置坐标以及相互之间的耦合关系，从而优化解压缩电路的布局，降低布线的复杂度。
在一种可能的实施方式中，驱动异或门的位置坐标位于扫描链的输入端的位置坐标的第一范围以内；每个驱动异或门的输出端耦合至一个扫描链的输入端。该实施方 式对如何确定驱动异或门的位置坐标，以及，驱动异或门与扫描链的输入端的耦合关系进行了说明。
在一种可能的实施方式中，根据扫描链的输入端的位置坐标确定中间异或门的位置坐标，以及，中间异或门与驱动异或门的耦合关系，包括：固定第一电荷的位置坐标，迭代更新第二电荷的位置坐标，使第一电荷和第二电荷达到静电平衡，以确定中间异或门的位置坐标；其中，第一电荷对应扫描链的输入端，第二电荷对应中间异或门；第一电荷和第二电荷为异种电荷；第一电荷的电荷量为每条扫描链被驱动的CA寄存器的数量，第二电荷的电荷量为中间异或门驱动的扫描链的数量。将驱动异或门的输入端耦合至最接近的至少一个中间异或门的输出端。通过将解压缩电路的布线问题具体为中间级异或门和CA寄存器的布局问题，将中间级异或门和扫描链的输入端效为具有不同正负电荷的物理粒子，根据同种电荷互斥异种电荷吸引的原理，来找到中间级异或门的位置坐标以及中间级异或门与驱动异或门的耦合关系，可以使得总体布线可以达到最短，并且避免了拥塞。
在一种可能的实施方式中，根据中间异或门的位置坐标确定CA寄存器的位置坐标，以及，CA寄存器与中间异或门的耦合关系，包括：固定第三电荷的位置坐标，迭代更新第四电荷的位置坐标，使第三电荷和第四电荷达到静电平衡，以确定CA寄存器的位置坐标；其中，第三电荷对应中间异或门，第四电荷对应CA寄存器；第三电荷和第四电荷为异种电荷；第三电荷的电荷量为中间异或门驱动的扫描链的数量，第四电荷的电荷量为CA寄存器驱动的扫描链的数量。将中间异或门的输入端耦合至最接近的至少一个CA寄存器的输出端。通过将解压缩电路的布线问题具体为中间级异或门和CA寄存器的布局问题，将中间级异或门和CA寄存器等效为具有不同正负电荷的物理粒子，根据同种电荷互斥异种电荷吸引的原理，来找到CA寄存器的位置坐标以及CA寄存器与中间异或门的耦合关系，可以使得总体布线可以达到最短，并且避免了拥塞。
第二方面，提供了一种解压缩电路的生成方法，包括：获取元胞自动机CA寄存器的数量以及扫描链的数量，执行如第一方面及其任一实施方式的解压缩电路的生成方法，生成解压缩电路。
第三方面，提供了一种解压缩电路的生成装置，包括处理器和存储器，其中：存储器中存储有计算机指令，处理器执行计算机指令，以实现第一方面及其任一实施方式以及第二方面所述的解压缩电路的生成方法。
第四方面，提供了一种解压缩电路的生成装置，包括处理模块，处理模块用于实现第一方面及其任一实施方式以及第二方面所述的解压缩电路的生成方法。
第五方面，提供了一种计算机可读存储介质，其特征在于，计算机可读存储介质为非易失性的，计算机可读存储介质中存储有计算机可读指令，当计算机可读指令在计算机上运行时，使得计算机执行如第一方面及其任一实施方式的方法。
第六方面，提供了一种计算机程序产品，其特征在于，计算机程序产品中包含计算机可读指令，当计算机可读指令在计算机上运行时，使得计算机执行如第一方面及其任一实施方式的方法。
第二方面至第六方面的技术效果参照第一方面及其任一实施方式的技术效果。
附图说明
图1为本申请实施例提供的一种IC芯片的结构示意图；
图2为本申请实施例提供的一种LFSR解压缩电路的结构示意图；
图3为本申请实施例提供的一种解压缩电路的结构示意图；
图4为本申请实施例提供的一种解压缩电路中的移相器的结构示意图；
图5为本申请实施例提供的一种解压缩电路的布局布线示意图；
图6为本申请实施例提供的一种解压缩电路的生成方法的流程示意图；
图7为本申请实施例提供的一种解压缩电路的生成装置的结构示意图；
图8为本申请实施例提供的另一种解压缩电路的生成装置的结构示意图。
具体实施方式
在IC芯片的电子设计自动化(electronic design automation，EDA)设计过程中，用户向EDA软件输入配置，由EDA软件生成逻辑电路，然后通过制版和流片得到IC芯片。在对IC芯片进行测试的过程中，通过将IC芯片安装在ATE，由ATE通过向IC芯片的输入管脚输入测试激励，再测量IC芯片输出的测试结果，与预期测试结果进行比较，从而判断IC芯片是否存在设计缺陷。
为了降低测试成本，提高测试效率，可以通过EDA软件实现确定性自动测试向量生成(automated test pattern generation，ATPG)。如图1所示，在设计IC芯片时，EDA软件不仅在IC芯片中生成待测试电路11，还在IC芯片中生成解压缩电路12和压缩电路13，另外，还可以生成供测试用的多组测试向量，每组测试向量包括测试激励和预期测试结果。每组测试向量可以用于检测IC芯片内部的部分制造缺陷。确定性指IC芯片中待测试电路的输入(测试激励)和输出(预期测试结果)是确定的，这些输入和输出是针对特定缺陷而设计的。
ATE通过IC芯片的少量输入管脚向IC芯片的解压缩电路12输入测试激励，由IC芯片上的解压缩电路12将测试激励扩展为大量扫描链(scan chains)测试信号，输入至IC芯片上的待测试电路11，待测试电路11再将大量测试结果输入至压缩电路13，由压缩电路13对测试结果进行压缩后通过IC芯片的少量输出管脚输出，将测试结果与预期测试结果进行比较即可确定待测试电路11设计是否存在缺陷。
目前常用的解压缩电路为线性反馈移位寄存器(linear feedback shift register，LFSR)解压缩器或环形发生器(Ring Generator)解压缩器，示例性的，如图2所示，一种线性反馈移位寄存器(linear feedback shift register，LFSR)解压缩电路包括寄存器R、异或门(图中加号)和移位寄存器21，输入测试激励的输入通道以及内部连接线将寄存器R、异或门和移位寄存器21相耦合，最终通过移位寄存器21扇出扫描链22。其中移位寄存器21用于消除驱动并行扫描链的伪随机测试模式生成器所具有的结构依赖性的影响，它通常是由N个三输入一输出的异或门组成。其输入来自LFSR或者Ring Generator的时序单元，其输出耦合至N条扫描链。
LFSR解压缩器或Ring Generator解压缩器内部有多条反馈线和注入线，为了减少反馈线的布线距离，LFSR解压缩器或者Ring Generator解压缩器必须位于较小的局部区域。但同时它需要通过移相器驱动大量扫描链。当驱动成千上万条扫描链时，局部LFSR解压缩器或者Ring Generator解压缩器将导致布线拥塞。另外，LFSR解压缩器 的内部连接线的布线十分拥挤，而LFSR解压缩器的本原多项式结构使得内部连接线会跨越较长距离，将远距离的寄存器相连，在布线拥挤的情况下跨越较长距离会导致布线十分复杂和困难。
本申请提供了一种解压缩电路，如图3所示，该解压缩电路包括多个子电路30，每个子电路包括多个元胞自动机(cellular automata，CA)电路301以及移相器302。可选的，子电路30还包括第二异或电路XOR2。CA寄存器与移相器可以临近摆放，从而可降低布局布线的难度。不同输入通道上的数值可通过异或门注入到不同位置的CA寄存器，从而保证与LFSR解压缩器或者Ring Generator解压缩器具有相当的编码能力。
各个子电路30之间可以相互独立，例如，第一子电路中的任一CA寄存器的输入端与第二子电路中的任一CA寄存器的输出端均无耦合关系，第一子电路中的任一CA寄存器的输出端与第二子电路中的任一CA寄存器的输入端均无耦合关系。或者，如图3所示，各个子电路30之间可以相互耦合，例如，第一子电路的一个CA寄存器的输出端与第二子电路的一个CA寄存器的输入端相耦合，第一子电路的一个CA寄存器的输入端与第二子电路的一个CA寄存器的输出端相耦合。
图3可以称为一维的解压缩电路，即各个CA寄存器间的相互耦合是通过特定的一个CA寄存器实现的；比如，一个子电路30中的各个CA寄存器是串联耦合的，而且最后一个CA寄存器可以与另一个子电路30中的首个CA寄存器相耦合，从另一个角度来说，不同子电路30间的各个CA寄存器301之间是串联的。
需要说明的是，本申请实施例中左右上下方向指原理图中为便于描述耦合关系而规定的方向，在实际IC芯片中由于布线布局等原因，其位置关系并不限定，仍以实际电路耦合关系为准。
同一子电路30中，一个CA寄存器301的输出端耦合至移相器302的一个输入端，以及至少一个其他CA寄存器301的一个输入端。
可选的，一个CA寄存器301的输出端还可以通过第二异或电路XOR2耦合至其他CA寄存器301的一个输入端。
具体的，第二异或电路XOR2包括输出端以及两个输入端，第二异或电路XOR2的一个输入端用于通过输入通道输入测试激励，第二异或电路XOR2的另一输入端被耦合至少一个其他CA寄存器301的输出端，第二异或电路XOR2的输出端被耦合至CA寄存器301的一个输入端。
第二异或电路XOR2用于将从这两个输入端输入的数据进行异或运算后，通过第二异或电路XOR2的输出端输出异或计算的结果。也就是说，第二异或电路XOR2将测试激励引入解压缩电路，通过控制测试激励，可以控制CA寄存器301的输出，进而控制移相器302的输出。各个子电路30输入的测试激励相互独立，可以相同或不同，并且测试激励可以输入任意一个CA寄存器301。
同一子电路30中，各个CA寄存器301可以耦合至同一时钟信号源。可选的，各个CA寄存器301还可以耦合至同一调试工具链，例如，联合测试工作组(joint test action group，JTAG)链、互联网联合测试工作组(internet JTAG，IJTAG)链等。调试工具链用于向各个CA寄存器输出控制信号，以对CA寄存器进行配置，后文会详 细展开描述。
需要说明的是，虽然图3中一个CA寄存器的输出端有多个，但是信号来源是相同的。
上述解压缩电路中，同一子电路的CA寄存器与移相器可以临近设置，并且同一子电路的相邻CA寄存器相耦合，不会有很长的跨线，因此可以降低布局布线的难度。另外，不同测试激励可以通过第二异或门输入到不同子电路的任一CA寄存器中，从而保证解压缩编码能力。
移相器302用于对从输入端输入的数据进行异或计算后，通过多个输出端输出测试信号。如图4和图5所示，移相器包括多个异或门、多个输入端以及多个输出端。示例性的，异或门为三输入的异或门，异或门的每个输入端耦合至一个CA寄存器，任意两个异或门耦合的CA寄存器至少有一个不同。
移相器302可以包括中间级异或门和驱动异或门，中间级异或门的一个输入端耦合至一个CA寄存器的输出端，中间级异或门的输出端耦合至驱动异或门的一个输入端，驱动异或门的输出端耦合至扫描链的输入端。例如，三输入的异或门可以分解成两级二输入的异或门，第一级为中间级异或门，第二级为驱动异或门。
为了优化解压缩电路的布局，降低布线的复杂度，本申请将该问题分解为以下问题：
1、确定驱动异或门的位置坐标，以及，驱动异或门与扫描链的输入端的耦合关系。
2、确定中间异或门的位置坐标，以及，中间异或门与驱动异或门的耦合关系。
3、确定CA寄存器的位置坐标，以及，CA寄存器与中间级异或门的耦合关系。
如图6所示，本申请实施例提供了一种解压缩电路的生成方法，包括：
S601、根据扫描链的输入端的位置坐标确定驱动异或门的位置坐标，以及，驱动异或门与扫描链的输入端的耦合关系。
由于扫描链的输入端和输出端是固定不变的，而驱动异或门尽量靠近扫描链的输入端，所以驱动异或门的位置坐标可以位于扫描链的输入端的位置坐标的第一门限的范围以内。另外，每个驱动异或门驱动一个扫描链，所以每个驱动异或门的输出端耦合至一个扫描链的输入端。
S602、根据扫描链的输入端的位置坐标确定中间异或门的位置坐标，以及，中间异或门与驱动异或门的耦合关系。
可以将扫描链的输入端抽象为第一电荷(即第一电荷对应扫描链的输入端)，将中间异或门抽象为第二电荷(即第二电荷对应中间异或门)，第一电荷和第二电荷为异种电荷，例如一个为正电荷，另一个为负电荷。固定第一电荷的位置坐标，迭代更新第二电荷的位置坐标，使第一电荷和第二电荷达到静电平衡，以确定中间异或门(即第二电荷)的位置坐标。其中，第一电荷的电荷量为每条扫描链被驱动的CA寄存器的数量，第二电荷的电荷量为中间异或门驱动的扫描链的数量。
确定了中间异或门的位置坐标后，将驱动异或门的输入端耦合至最接近的至少一个中间异或门的输出端。例如，假设驱动异或门有两个输入端，则将驱动异或门的两个输入端分别耦合至最接近的两个中间异或门。
具体的，假设解压缩电路中包括M个扫描链和N个CA寄存器，每条扫描链由C 个CA寄存器驱动，示例性的C＝3。
则中间级异或门的最小数量为
Figure PCTCN2020124560-APPB-000001
这是因为每个中间级异或门由两个CA寄存器驱动，并且其输出仅与其余(N-(C-1))个CA寄存器进行异或。每个中间级异或门将驱动
Figure PCTCN2020124560-APPB-000002
条扫描链。
假设每个中间级异或门可以表示为带有D个正电荷的物理粒子，每个扫描链的输入端可以表示为带有C个负电荷的物理粒子。
由于扫描链的布局是固定的，因此每个扫描链的输入端之间的排斥力以及驱动异或门之间的排斥力均可以忽略不计，仅考虑扫描链的输入端与中间级异或门之间的吸引力(以使中间级异或门尽量靠近扫描链的输入端)，以及，中间级异或门之间的排斥力(以避免布线拥塞)。通过不断改变中间级异或门(即第二电荷)的位置坐标，直到达到这些正负电荷的静电平衡状态。
示例性的，可以使用静电系统建模(electrostatic system modeling)来求解静电平衡状态时中间级异或门(即正电荷)的位置坐标。
将第一电荷(即扫描链的输入端)的位置坐标和第二电荷(即中间级异或门)的位置坐标合并成向量为(x,y)。各个电荷的电势为ψ(x,y)。在向量(x,y)中，第一电荷(即扫描链的输入端)的位置坐标是固定不变的，迭代更新第二电荷(即中间级异或门)的位置坐标，代入以下泊松方程并对以下泊松方程求解，选择Neumann边界条件使得电势ψ(x,y)的在可布局区域R上的积分∫∫ Rψ(x,y)小于阈值或等于零时，求解得到的向量(x,y)中即包括最优的第二电荷(即中间级异或门)的位置坐标：
Figure PCTCN2020124560-APPB-000003
Figure PCTCN2020124560-APPB-000004
∫∫ Rψ(x,y)＝0
其中，^n是外部单位法线，
Figure PCTCN2020124560-APPB-000005
是第二电荷(即中间级异或门)可布局区域R的边界。
Figure PCTCN2020124560-APPB-000006
是一个微分算子。ρ(x,y)是电荷密度，是在向量(x,y)的平均电荷量。∫∫ Rψ(x,y)是电势ψ(x,y)在可布局区域R上的积分，
Figure PCTCN2020124560-APPB-000007
是电势ψ(x,y)的梯度。
通过将解压缩电路的布线问题具体为中间级异或门和CA寄存器的布局问题，将中间级异或门和扫描链的输入端效为具有不同正负电荷的物理粒子，根据同种电荷互斥异种电荷吸引的原理，来找到中间级异或门的位置坐标以及中间级异或门与驱动异或门的耦合关系，可以使得总体布线可以达到最短，并且避免了拥塞。
S603、根据中间异或门的位置坐标确定CA寄存器的位置坐标，以及，CA寄存器与中间异或门的耦合关系。
可以将中间异或门抽象为第三电荷(即第三电荷对应中间异或门)，将CA寄存器抽象为第四电荷(即第四电荷对应CA寄存器)，第三电荷和第四电荷为异种电荷，例如一个为正电荷，另一个为负电荷。固定第三电荷的位置坐标，迭代更新第四电荷的位置坐标，使第三电荷和第四电荷达到静电平衡，以确定CA寄存器(即第四电荷)的位置坐标。其中，第三电荷的电荷量为中间异或门驱动的扫描链的数量，第四电荷的电荷量为CA寄存器驱动的扫描链的数量。
确定了CA寄存器的位置坐标后，将中间异或门的输入端耦合至最接近的至少一个CA寄存器的输出端。例如，假设中间异或门有两个输入端，则将中间异或门的两个输入端分别耦合至最接近的两个CA寄存器。
具体的，每个CA寄存器驱动
Figure PCTCN2020124560-APPB-000008
条扫描链，则假设每个CA寄存器可以表示为带有D CA个正电荷的物理粒子，每条扫描链的输入端可以表示为带有C个负电荷的物理粒子。每个中间级异或门将驱动
Figure PCTCN2020124560-APPB-000009
条扫描链，每个中间级异或门可以表示为带有
Figure PCTCN2020124560-APPB-000010
个负电荷的物理粒子。
由于扫描链和的中间级异或门的布局是固定的，因此，每个扫描链的输入端之间的排斥力、驱动异或门之间的排斥力以及中间级异或门的排斥力均可以忽略不计，仅考虑CA寄存器与扫描链的输入端之间的吸引力(以使CA寄存器尽量靠近扫描链的输入端)，或者，CA寄存器与中间级异或门之间的吸引力(以使CA寄存器尽量靠近中间级异或门)，以及，CA寄存器之间的排斥力(以避免布线拥塞)，通过不断改变CA寄存器(即第四电荷)的位置坐标，直到达到这些正负电荷的静电平衡状态。
关于求解CA寄存器(即第四电荷)的位置坐标可以参照步骤S602中求解中间异或门(即第二电荷)的位置坐标的方式，即第一电荷等效于第三电荷，第二电荷等效于第四电荷。在此不再重复。
通过将解压缩电路的布线问题具体为中间级异或门和CA寄存器的布局问题，将中间级异或门和CA寄存器等效为具有不同正负电荷的物理粒子，根据同种电荷互斥异种电荷吸引的原理，来找到CA寄存器的位置坐标以及CA寄存器与中间异或门的耦合关系，可以使得总体布线可以达到最短，并且避免了拥塞。
本申请实施例提供的解压缩电路的生成方法，通过将解压缩电路中CA寄存器、移相器的驱动异或门和中间异或门，分层设计其位置坐标以及相互之间的耦合关系，从而优化解压缩电路的布局，降低布线的复杂度。
本申请实施例还提供了一种解压缩电路的生成方法，可以通过EDA软件来执行，该EDA软件可以获取CA寄存器的数量以及扫描链的数量，执行图6所述的解压缩电路的生成方法，生成如前文所述的解压缩电路。可选的，还可生成包括如前文所述的解压缩电路的IC芯片的电路。
如图7所示，本申请实施例还提供了一种解压缩电路的生成装置，该装置70包括处理器702和存储器701，处理器702与存储器701通过总线703耦合，存储器701中存储有计算机指令，当处理器702执行存储器701中的计算机指令时，执行上述解压缩电路的生成方法。
如图8所示，本申请实施例还提供了另一种解压缩电路的生成装置，装置80包括处理模块801，处理模块801用于执行上述解压缩电路的生成方法。
本申请实施例还提供了一种计算机可读存储介质，该计算机可读存储介质为非易失性的，该计算机可读存储介质中存储有计算机可读指令，当计算机可读指令在计算机或处理器上运行时，使得计算机或处理器执行上述电路生成方法。
本申请实施例还提供了一种包含计算机可读指令的计算机程序产品，当计算机可读指令在计算机或处理器上运行时，使得计算机或处理器执行上述电路生成方法。
上述电路生成方法、计算机可读存储介质、计算机程序产品的技术效果参照前文 解压缩电路和IC芯片的技术效果，在此不再重复。
本申请实施例涉及的处理器可以是一个芯片。例如，可以是现场可编程门阵列(field programmable gate array，FPGA)，可以是专用集成芯片(application specific integrated circuit，ASIC)，还可以是系统芯片(system on chip，SoC)，还可以是中央处理器(central processor unit，CPU)，还可以是网络处理器(network processor，NP)，还可以是数字信号处理电路(digital signal processor，DSP)，还可以是微控制器(micro controller unit，MCU)，还可以是可编程控制器(programmable logic device，PLD)或其他集成芯片。
本申请实施例涉及的存储器可以是易失性存储器或非易失性存储器，或可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(read-only memory，ROM)、可编程只读存储器(programmable ROM，PROM)、可擦除可编程只读存储器(erasable PROM，EPROM)、电可擦除可编程只读存储器(electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(random access memory，RAM)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(static RAM，SRAM)、动态随机存取存储器(dynamic RAM，DRAM)、同步动态随机存取存储器(synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(double data rate SDRAM，DDR SDRAM)、增强型同步动态随机存取存储器(enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(synchlink DRAM，SLDRAM)和直接内存总线随机存取存储器(direct rambus RAM，DR RAM)。应注意，本文描述的系统和方法的存储器旨在包括但不限于这些和任意其它适合类型的存储器。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、设备和方法，可以通过其它的方式实现。例如，以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到 多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或者数据中心通过有线(例如同轴电缆、光纤、数字用户线(Digital Subscriber Line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，DVD)、或者半导体介质(例如固态硬盘(Solid State Disk，SSD))等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (8)

  1. 一种解压缩电路的生成方法，其特征在于，所述解压缩电路包括多个元胞自动机CA寄存器以及移相器；所述移相器包括中间级异或门和驱动异或门；所述中间级异或门的一个输入端耦合至一个所述CA寄存器的输出端，所述中间级异或门的输出端耦合至所述驱动异或门的一个输入端，所述驱动异或门的输出端耦合至扫描链的输入端；所述方法包括：
    根据所述扫描链的输入端的位置坐标确定所述驱动异或门的位置坐标，以及，所述驱动异或门与所述扫描链的输入端的耦合关系；
    根据所述扫描链的输入端的位置坐标确定所述中间异或门的位置坐标，以及，所述中间异或门与所述驱动异或门的耦合关系；
    根据所述中间异或门的位置坐标确定所述CA寄存器的位置坐标，以及，所述CA寄存器与所述中间异或门的耦合关系。
  2. 根据权利要求1所述的方法，其特征在于，所述驱动异或门的位置坐标位于所述扫描链的输入端的位置坐标的第一范围以内；每个驱动异或门的输出端耦合至一个扫描链的输入端。
  3. 根据权利要求1-2任意一项所述的方法，其特征在于，根据所述扫描链的输入端的位置坐标确定所述中间异或门的位置坐标，以及，所述中间异或门与所述驱动异或门的耦合关系，包括：
    固定第一电荷的位置坐标，迭代更新第二电荷的位置坐标，使所述第一电荷和所述第二电荷达到静电平衡，以确定所述中间异或门的位置坐标；其中，所述第一电荷对应所述扫描链的输入端，所述第二电荷对应所述中间异或门；所述第一电荷和所述第二电荷为异种电荷；所述第一电荷的电荷量为每条扫描链被驱动的CA寄存器的数量，所述第二电荷的电荷量为所述中间异或门驱动的扫描链的数量；
    将所述驱动异或门的输入端耦合至最接近的至少一个中间异或门的输出端。
  4. 根据权利要求1-3任一项所述的方法，其特征在于，所述根据所述中间异或门的位置坐标确定所述CA寄存器的位置坐标，以及，所述CA寄存器与所述中间异或门的耦合关系，包括：
    固定第三电荷的位置坐标，迭代更新第四电荷的位置坐标，使所述第三电荷和所述第四电荷达到静电平衡，以确定所述CA寄存器的位置坐标；其中，所述第三电荷对应所述中间异或门，所述第四电荷对应所述CA寄存器；所述第三电荷和所述第四电荷为异种电荷；所述第三电荷的电荷量为所述中间异或门驱动的扫描链的数量，所述第四电荷的电荷量为所述CA寄存器驱动的扫描链的数量；
    将所述中间异或门的输入端耦合至最接近的至少一个CA寄存器的输出端。
  5. 一种解压缩电路的生成方法，其特征在于，包括：获取元胞自动机CA寄存器的数量以及扫描链的数量，执行如权利要求1-4任一项所述的解压缩电路的生成方法，生成解压缩电路。
  6. 一种解压缩电路的生成装置，其特征在于，包括：处理器和存储器，其中：所述存储器中存储有计算机指令，所述处理器执行计算机指令，以实现如权利要求1-5任一项所述的解压缩电路的生成方法。
  7. 一种计算机可读存储介质，其特征在于，所述计算机可读存储介质为非易失性的，所述计算机可读存储介质中存储有计算机可读指令，当所述计算机可读指令在计算机上运行时，使得所述计算机执行如权利要求1-5任一项所述的方法。
  8. 一种计算机程序产品，其特征在于，所述计算机程序产品中包含计算机可读指令，当所述计算机可读指令在计算机上运行时，使得所述计算机执行如权利要求1-5任一项所述的方法。
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