CN116317961A - 背栅控制的功率放大器 - Google Patents

Abstract

本公开涉及背栅控制的功率放大器。本公开涉及半导体结构，更具体地涉及具有自动寄生中和与增益提升的差分电路以及制造方法。该结构包括：多个辅助电路器件，其具有用于执行提升增益的背栅控制；以及电路器件的差分对，其连接到辅助电路器件。

Description

背栅控制的功率放大器

技术领域

本公开涉及半导体结构，更具体地涉及具有自动寄生中和与增益提升的差分电路以及制造和使用方法。

背景技术

在已知电路中，射频(RF)/毫米波(mmWave)差分功率放大器设计和增益控制电路的低增益和不良线性可能会降低功率放大器性能。此外，RF/mmWave差分功率放大器的电路布局复杂且面积效率低下。

在已知电路中，设计人员可以包括两个交叉电容器，以抵消输入和输出之间的相位延迟。在一个示例中，浮动源电路可以与两个交叉电容器一起使用。虽然浮动源电路中的增益可能很高，但电容会根据信号摆动水平而变化，信号摆动水平可能会损害浮动源电路的线性。此外，当节点处存在高摆动水平时，电路可能会具有增加的振荡。

在另一示例中，参考源可以与两个交叉电容器一起使用。然而，在参考源电路中，很难在不使得RF/mmWave区域中具有高增益退化的情况下对参考源和两个交叉电容器进行布局。此外，当使用参考源和两个交叉电容器时，交叉布线(cross-over routing)可能会增加电路的寄生电荷，并导致电路复杂性增加。

发明内容

在本公开的一方面，一种结构包括：多个辅助电路器件，其包括用于执行提升增益(boost gain)的背栅控制；以及电路器件的差分对，其连接到所述辅助电路器件。

在本公开的一方面，一种结构包括：第一晶体管，其包括连接到分流控制的背栅和连接到电流源的源极；以及第二晶体管，其包括连接到所述分流控制的背栅和连接到所述电流源的源极。所述分流控制使用所述第一晶体管的所述第一背栅和所述第二晶体管的所述第二背栅控制增益。

在本公开的一方面，一种结构包括：衬底，其包括位于全耗尽绝缘体上半导体(FDSOI)衬底上的背栅区中的多个p阱；位于多个n阱上方的主晶体管的差分对；位于所述多个p阱上方的多个辅助器件。连续有源区由所述晶体管的差分对和所述多个辅助器件共用。

附图说明

在下面的详细描述中，借助本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。

图1至图3示出了根据本公开的一些方面的除其他特征之外的背栅控制的功率放大器的结构以及相应的制造工艺。

图4示出了根据本公开的一些方面的除其他特征之外的背栅控制的功率放大器的俯视图。

图5示出了根据本公开的一些方面的除其他特征之外的背栅控制的功率放大器的电路示意图。

图6示出了根据本公开的另外一些方面的图5的背栅控制的功率放大器的俯视图。

图7和图8示出了根据本公开的一些方面的除其他特征之外的背栅控制的功率放大器的电路示意图。

图9和图10示出了根据本公开的一些方面的涉及背栅控制的功率放大器的图表。

具体实施方式

本公开涉及半导体结构，更具体地涉及具有自动寄生中和与增益提升的差分电路以及制造和使用方法。具体地，本公开涉及具有自动寄生中和与增益提升的背栅控制的差分RF/mmWave功率放大器。在实施例中，通过背栅的增益控制不影响前栅操作。有利的是，具有自动寄生中和与增益提升的差分电路还为mmWave/RF放大器设计中的通信系统提供了高功率增益。此外，本公开通过具有紧凑布局和布线优化提供了有效布局。

本公开包括具有背栅控制的电流分配(current division)(即辅助晶体管路径)，以提升最大可用增益/最大稳定增益(MAG/MSG)。本文描述的电路包括位于全耗尽绝缘体上半导体(FDSOI)衬底上的背栅控制，其提供增益控制而不影响前栅操作。换句话说，背栅的增益控制与前栅的操作无关。具有自动寄生中和与增益提升的差分电路还具有紧凑的布局，该布局包括FDSOI上的背栅区中的三阱相邻n阱布局，使得能够在一个连续有源区(即Rx)上或在Rx区近邻布置不同的阈值电压器件。

本公开的背栅控制的功率放大器可以使用多种不同的工具，以多种方式来制造。然而，通常，使用方法和工具来形成具有微米和纳米级尺寸的结构。已经根据集成电路(IC)技术采用了用于制造本公开的背栅控制的功率放大器的方法(即，技术)。例如，这些结构建立在晶片上，并在晶片顶部上在借助光刻工艺而图案化的材料膜中实现。特别地，背栅控制的功率放大器的制造使用三个基本构造块：(i)在衬底上沉积材料薄膜；(ii)通过光刻成像在膜顶部上施加图案化掩模；以及(iii)对掩模有选择性地蚀刻膜。此外，可以使用预清洁工艺清洁任何限制的蚀刻表面，如本领域中公知的。此外，在必要时，可以使用快速热退火工艺来驱入掺杂剂或材料层，如本领域公知的。

图1至图3示出了根据本公开的一些方面的除其他特征之外的背栅控制的功率放大器的结构以及相应的制造工艺。更具体地，在图1中，结构10包括衬底12。在实施例中，衬底12可以由任何合适的半导体材料组成，包括但不限于Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其他III/V族或II/VI族化合物半导体。此外，衬底12可以是p型半导体材料。

仍然参考图1，可在衬底12中形成深n阱14。可以通过使用n型掺杂剂，借助常规离子注入工艺形成深n阱14。与本文所述的任何阱一样，深n阱14可以通过例如使用在衬底和鳍结构中引入一定浓度的掺杂剂的离子注入引入掺杂剂来形成。在实施例中，图案化的注入掩模可用于限定为注入暴露的选定区域。用于选择为形成n阱14而暴露的区域的注入掩模在注入之后被剥离。注入掩模可以包括光敏材料(例如有机光致抗蚀剂)层，其通过旋涂工艺施加，被预烘烤，暴露于通过光掩模投射的光下，曝光后烘烤，并用化学显影剂进行显影。注入掩模具有足以阻止掩蔽区域接收一定剂量的注入离子的厚度和阻止能力。深n阱14掺杂有n型掺杂剂，例如砷(As)、磷(P)和Sb以及其他合适的示例。

如图2所示，p阱18和n阱20a、20b可形成在衬底12内的深n阱14上方。此外，绝缘体层22可以形成在衬底12上，位于p阱18和n阱20a、20上方。绝缘体层22可以用作掩埋氧化物层。绝缘体层22还可形成在沟槽内以形成浅沟槽隔离(STI)结构24，该浅沟槽隔离结构24可将不同的结构与衬底12、p阱18和n阱20a、20b隔离开，例如图5所示的晶体管M1、M1'、M2'和M2。绝缘体层22可以是通过常规沉积工艺(例如化学气相沉积(CVD)工艺)形成的氧化物材料。

在实施例中，浅沟槽隔离结构24也可使用本领域技术人员已知的常规光刻、蚀刻和沉积方法在衬底12中形成。例如，将形成在衬底12上方的抗蚀剂暴露于能量(光)下以形成图案(开口)。具有选择性化学作用的蚀刻工艺(例如，反应离子蚀刻(RIE))用于将图案从抗蚀剂层转移到衬底12中的一个或多个沟槽。然后，可使用常规沉积方法(例如，CVD)沉积绝缘体层22。

在图3中，多个源极区26、26a、26b和漏极区28、28a可形成在层22的上方、STI区24之间。在实施例中，源极区26、26a、26b可以是相邻晶体管的有源区30内的公共源极区，漏极区28a、28a可以是相邻晶体管的有源区30内的公共漏极区，例如如图5所述和所示。

在实施例中，源极区26、26a、26b和漏极区28、28a可由半导体材料形成。在形成源极区和漏极区之前，可在绝缘体层22上方形成半导体层30。在实施例中，半导体层30可以是器件的有源区(例如，Rx区)。半导体层30可以位于全耗尽绝缘体上半导体(FDSOI)衬底上。例如，可以通过常规沉积工艺在绝缘体层22上方沉积半导体层(例如，Si)30，这导致绝缘体22为掩埋绝缘体，例如掩埋氧化物，从而形成SOI技术。在使用常规沉积、光刻和蚀刻工艺形成常规多晶硅栅极之后，可以在栅极结构的侧面上形成半导体材料，以形成凸起的源极区26、26a、26b和漏极区28、28a。更具体地，可以使用原位掺杂工艺外延生长半导体材料以形成源极区26、26a、26b和漏极区28、28a。可以形成到栅极结构(图3中未示出)的接触32a-32d。接触32a-32d可以通过本领域已知的常规硅化和沉积工艺形成，因此，无需进一步的解释即可以完全理解本公开。

图4示出了图3的背栅控制的功率放大器的俯视图。如图4所示，结构10包括位于n阱20a、20b之间的p阱18。此外，n阱20a可以位于晶体管M1下方，n阱20b可以位于晶体管M2下方。此外，p阱18可以位于晶体管M'和M2'下方。

在图4中，栅极金属连接36在n阱20a和p阱18上方延伸，并通过过孔(图中未示出)与栅极32a、32c接触。栅极32a位于源极区26和漏极区28之间，栅极32c位于源极区26a和漏极区28a之间。栅极金属连接38在n阱20b和p阱18上方延伸并且接触栅极32b、32d。栅极32b处的接触位于源极区26a和漏极区28之间，栅极32d处的接触位于源极区28b和漏极区28a之间。为晶体管M1、M2提供背栅40，并且为晶体管M1'、M2'提供背栅42。

图5示出了根据本公开的一些方面的背栅控制的功率放大器的电路示意图。在图5中，电路43包括晶体管M1、M2、M1'和M2'。晶体管M1和M2是分别具有背栅40和42的差分对(即，NMOS晶体管M1、M2)。晶体管M1'和M2'是分别具有背栅44和46的辅助器件(即，NMOS晶体管M1'和M2')。在实施例中，晶体管M1的漏极连接到晶体管M2'的漏极，如漏极区28的连接所表示的。此外，晶体管M1'的漏极连接到晶体管M2的漏极，如图4中的漏极区28a的连接所表示的。此外，源极区26/26a/26b可以是所有晶体管M1、M2、M1'和M2'的有源区30内的公共源极区。栅极36连接到晶体管M1和M1'的栅极。此外，栅极38连接到晶体管M2和M2'的栅极。差分对(即，NMOS晶体管M1和M2)和辅助器件(即，NMMOS晶体管M1'和M2')共用同一连续有源区30(即，Rx区30)。差分对的背栅(即，晶体管M1的背栅40和晶体管M2的背栅42)和辅助器件(即，晶体管M1'的背栅44和晶体管M2'的背栅46)可以彼此独立地控制。

图6示出了根据本公开的另外一些方面的背栅控制的功率放大器的另一俯视图。在图6中，结构10'示出了与栅极38分隔开的栅极36，晶体管M1的背栅40是围绕晶体管M2的背栅42的环形结构。另外，与图3至图5类似，差分对(即，NMOS晶体管M1和M2)和辅助器件(即，NMOS晶体管M1'和M2')共用同一连续有源区30(即，Rx区)，同时其背栅(即，晶体管M1的背栅40、晶体管M2的背栅42、晶体管M1'的背栅44和晶体管M2'的背栅46)被独立控制。

图7示出了根据本公开的另外一些方面的背栅控制的功率放大器的电路示意图。在图7中，电路50包括电压源52、电流源54、分流控制56、主电阻Ron控制58、主差分对(即，NMOS晶体管M1和M2)、辅助器件60(即，NMMOS晶体管M1'和M2')、电感器62和提升混合基元(boost mixed cell)64。在图7中，提升混合基元64通过调整辅助器件60(即，NMOS晶体管M1'和M2')的电流分配而具有相位平衡。

在图7中，电压源52连接在射频输入正电压RFIN+和射频输入负电压RFIN-之间。电流源54连接在晶体管M1'的源极和地之间。分流控制56连接到辅助器件60的背栅(即，晶体管M1'的背栅44和晶体管M2'的背栅46)。主电阻Ron控制58连接到主差分对的背栅(即，晶体管M1的背栅40和晶体管M2的背栅42)。晶体管M1具有连接到射频输入正电压RFIN+的栅极36、连接到电感器62的漏极，以及连接到晶体管M2'的源极的源极。晶体管M2具有连接到射频输入负电压RFIN-的栅极38、连接到电感器62的漏极，以及连接到晶体管M1'的源极的源极。晶体管M1'具有连接到射频输入正电压RFIN+的栅极36和连接到电感器62的漏极。晶体管M2'具有连接到射频输入负电压RFIN-的栅极和连接到电感器62的漏极。提升混合基元64包括晶体管M1'和晶体管M2'。如进一步所示，晶体管M1的漏极和晶体管M2'的漏极可以连接到电感器62的一侧，晶体管M2的漏极和晶体管M1'的漏极可以连接到电感器62的另一侧。

仍参考图7，辅助器件60的背栅控制(即，晶体管M1'的背栅44和晶体管M2'的背栅46)可以允许增益控制，同时保持有竞争力的频率响应，而不会影响前端操作(即，晶体管M1'的栅极36和晶体管M2'的栅极38)。在图7中，双背栅控制的操作包括控制主差分对(即，NMOS晶体管M1和M2)的主信号路径的主电阻Ron控制58，以及调整辅助器件60(即，NMMOS晶体管M1'和M2')与尾电流源(tail current source)54之间的电流分配。

图8示出了具有分流控制的电路50’。在图8中，与图8的电路相比，使用了电压源66和两个电压源52来代替电流源和一个电压源。在图8中，电压源66连接到晶体管M1'的背栅电压VBG1和地。电压源52中的一个连接到射频输入正电压RFIN+和地，另一电压源52连接到射频输入负电压RFIN-和地。晶体管M2'的漏极连接到晶体管M2的漏极。此外，晶体管M1'的漏极连接到晶体管M1的漏极。

图8进一步示出了连接到晶体管M1、M2、M1'、M2'中的每一者的源极区26/26a/26b的公共源极节点。在图9中，通过控制电压源66以将背栅电压VBG1输入到晶体管M1'和M2'的背栅，可以控制晶体管M1'和M2'的背栅电流，以调整晶体管M1'和M2'之间的电流分配，如晶体管M1'和M2'中的箭头所示。

在图7和图8中，电路50和50'可以包括水平连接，水平连接包括晶体管M1的栅极36(G+)、晶体管M2的栅极38(G-)、晶体管M1的漏极(D+)和晶体管M2的漏极(D-)。此外，源极区26、26a、26b可以是晶体管M1和晶体管M2两者的公共点。电容器栅极至漏极Cgd+波形和电容器栅极至漏极Cgd-波形是相反的波形，该相反的波形可以在电路50和50'中抵消。本公开中的波形Cgd+和Cgd-的抵消减少了在已知电路中发现的寄生效应。

此外，在图7和图8中，电路50和50'提供了最大增益提升(例如，从30GHz至110GHz)、线性益处、带背栅的功率控制以及紧凑的布线布局。特别地，电路50和50'通过实施辅助器件60而提供了最大增益提升。此外，电路50和50'通过防止源极浮动时发生的电路振荡而提供了线性益处。电路50和50'还可以通过向晶体管M1'和M2'的背栅44、46施加负电压而控制功率。电路50和50'通过使交叉布线最小化来提供紧凑的布线布局，以减少寄生和增益退化。

图9和图10示出了与背栅控制的功率放大器的性能相关的曲线图。曲线图70包括表示最大可用增益/最大稳定增益(MAG/MSG)(以dB为单位)的y轴和表示频率(以赫兹为单位)的x轴。在图9中，曲线图70包括由线71表示的已知源极-漏极连接电路、由线72表示的已知常规差分对电路、由线73表示的已知浮动源极电路、由电路线74表示的源极处的已知电阻器，以及由线75表示的本公开的增益提升电路。与常规差分对已知电路线72相比，增益提升线75在30GHz处于具有约11dB的增益提升值76，以及在80GHz处具有约5dB的增益提升值77。

在图10中，曲线图80表示具有增益控制的背栅。曲线图80包括表示增益(以dB为单位)的y轴和表示背栅电压Vbg(以伏特为单位)的x轴。曲线图80包括由线83表示的30GHz的情况、由线84表示的40GHz的情况、由线85表示的80GHz的情况以及由线86表示的100GHz的情况。

在图10的曲线图80中，在40GHz至100GHz的频率范围内，在-3伏的背栅电压Vbg处，增益达到其峰值并变平，并且在-3伏以下稳定。在由线83表示的30GHz的情况下，在-3伏的背栅电压Vbg处具有约25dB的增益控制。在由线84表示的40GHz的情况下，在3伏的背栅电压Vbg下具有约-6dB的增益控制81。在由线83表示的30GHz的情况下，在3伏的背栅电压Vbg处具有约-4dB的增益控制82。此外，可以在不影响前栅功能的情况下，在混频器结构上利用背栅电压Vbg调整增益控制。此外，本公开的增益控制范围小于已知电路，这是因为在mmWave电路中电流施加受到限制。

可以在片上系统(SoC)技术中利用背栅控制的功率放大器。SoC是将电子系统的所有部件集成在单个芯片或衬底上的集成电路(也称为“芯片”)。由于部件被集成在单个衬底上，因此与具有等效功能的多芯片设计相比，SoC消耗的功率少得多，占用的面积也少得多。因此，SoC正成为移动计算(例如在智能手机中)和边缘计算市场中的主导力量。SoC也用于嵌入式系统和物联网。

上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)，作为裸芯或以封装形式分发。在后一种情况下，芯片以单芯片封装(例如塑料载体，其引线固定到主板或其它更高级别的载体)或多芯片封装(例如陶瓷载体，其具有表面互连和掩埋互连中任一者或者同时具有表面互连和掩埋互连)的形式被安装。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。

本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的选择旨在最好地解释各实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本领域的其他普通技术人员能够理解本文公开的实施例。

Claims (20)

1.一种结构，包括：

多个辅助电路器件，其包括用于执行提升增益的背栅控制；以及

电路器件的差分对，其连接到所述辅助电路器件。

2.根据权利要求1所述的结构，其中，所述多个辅助电路器件包括第一NMOS晶体管和第二NMOS晶体管。

3.根据权利要求2所述的结构，其中，所述电路器件的差分对包括第三NMOS晶体管和第四NMOS晶体管。

4.根据权利要求3所述的结构，其中，所述第一NMOS晶体管、所述第二NMOS晶体管、所述第三NMOS晶体管和所述第四NMOS晶体管具有连接到地的公共源极。

5.根据权利要求3所述的结构，其中，所述第一NMOS晶体管的栅极连接到所述第三NMOS晶体管的栅极。

6.根据权利要求3所述的结构，其中，所述第二NMOS晶体管的栅极连接到所述第四NMOS晶体管的栅极。

7.根据权利要求3所述的结构，其中，所述第一NMOS晶体管的漏极和所述第二NMOS晶体管的漏极连接到电感器。

8.根据权利要求3所述的结构，还包括连接到所述第一NMOS晶体管的背栅和所述第二NMOS晶体管的背栅的电压源。

9.根据权利要求8所述的结构，其中，所述电压源向所述第一NMOS晶体管的所述背栅和所述第二NMOS晶体管的所述背栅施加负电压，以提供所述提升增益，而不影响所述第一NMOS晶体管的栅极和所述第二NMOS晶体管的栅极。

10.一种结构，包括：

第一晶体管，其包括连接到分流控制的背栅和连接到电流源的源极；

第二晶体管，其包括连接到所述分流控制的背栅和连接到所述电流源的源极；以及

所述分流控制使用所述第一晶体管的所述第一背栅和所述第二晶体管的所述第二背栅控制增益。

11.根据权利要求10所述的结构，其中，所述第一晶体管包括第一NMOS晶体管，所述第二晶体管包括第二NMOS晶体管。

12.根据权利要求10所述的结构，其中，所述第一NMOS晶体管的漏极和所述第二NMOS晶体管的漏极连接到电感器。

13.根据权利要求10所述的结构，其中，所述第一晶体管的栅极连接到射频输入正电压。

14.根据权利要求10所述的结构，其中，所述第二晶体管的栅极连接到射频输入负电压。

15.根据权利要求10所述的结构，还包括：晶体管的差分对，其连接到所述第一晶体管和所述第二晶体管。

16.一种结构，包括：

衬底，其包括位于全耗尽绝缘体上半导体(FDSOI)衬底上的背栅区中的多个p阱；

位于多个n阱上方的主晶体管的差分对；

位于所述多个p阱上方的多个辅助器件；以及

由所述晶体管的差分对和所述多个辅助器件共用的连续有源区。

17.根据权利要求16所述的结构，其中，所述背栅区独立于所述晶体管的差分对的多个栅极和所述多个辅助器件而被控制。

18.根据权利要求16所述的结构，其中，所述多个辅助器件包括第一NMOS晶体管和第二NMOS晶体管。

19.根据权利要求18所述的结构，其中，所述差分对包括第三NMOS晶体管和第四NMOS晶体管。

20.根据权利要求19所述的结构，其中，所述第一NMOS晶体管的漏极连接到所述第四NMOS晶体管的漏极，所述第二NMOS晶体管的漏极连接到所述第三NMOS晶体管的漏极。

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