CN116306388B - 一种免除路径连接的自动化uvm验证平台及其搭建方法 - Google Patents

一种免除路径连接的自动化uvm验证平台及其搭建方法 Download PDF

Info

Publication number
CN116306388B
CN116306388B CN202310585230.8A CN202310585230A CN116306388B CN 116306388 B CN116306388 B CN 116306388B CN 202310585230 A CN202310585230 A CN 202310585230A CN 116306388 B CN116306388 B CN 116306388B
Authority
CN
China
Prior art keywords
uvm
module
verification platform
file
automatic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310585230.8A
Other languages
English (en)
Other versions
CN116306388A (zh
Inventor
邓柏寒
郭军朝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Weichuang Microelectronics Shanghai Co ltd
Original Assignee
Weichuang Microelectronics Shanghai Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Weichuang Microelectronics Shanghai Co ltd filed Critical Weichuang Microelectronics Shanghai Co ltd
Priority to CN202310585230.8A priority Critical patent/CN116306388B/zh
Publication of CN116306388A publication Critical patent/CN116306388A/zh
Application granted granted Critical
Publication of CN116306388B publication Critical patent/CN116306388B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/12—Printed circuit boards [PCB] or multi-chip modules [MCM]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种免除路径连接的自动化UVM验证平台，包括Testbench、UVM组件、UVM config文件、testcases和sequences；本发明另一方面公开了所述自动化UVM验证平台的搭建方法，包括：获取用户配置文件、根据用户配置文件内的配置信息生成自动化UVM验证平台所需文件、将生成的所述自动化UVM验证平台所需文件移动或复制到对应的项目路径中。本发明实现在DUT层级和名称发生改变时无需修改信号及组件路径，Testbench水平不同IP验证平台之间的复用以及垂直的IP验证平台向SoC验证平台的复用。

Description

一种免除路径连接的自动化UVM验证平台及其搭建方法
技术领域
本发明属于集成电路验证领域，尤其涉及一种免除路径连接的自动化UVM验证平台及其搭建方法。
背景技术
随着集成电路SoC集成越来越多的IP, 验证复杂度和验证周期越来越高，由此带来的痛点在于快速搭建验证平台验证代码重复率过高如何解决在水平或垂直复用时，涉及组件和信号连接的层次和名称变动时需要大量更改。
目前业内常用的验证平台结构，是在一个Testbench里例化DUT, 生成激励，并通过interface连接给DUT和Driver, 以及将DUT的信号通过interface连接给monitor和reference model, 验证Env也只是通过例化IP agent并用UVM_config_db传递控制参数和句柄的方式在SoC层打开或关闭Driver，关于复用，目前也有较多专利，如公告号为CN113297017A的专利复用IP产生的激励信号用后门访问的方式给到SoC，CN115016783A的专利针对功能区分对组件做划分以及对相关sequence进行复用。
这种传统方式的不足之处在于：
1）由IP验证平台向SoC验证平台集成时IP_Tb_TOP无法复用；
2）interface的信号路径层级或名称改变时需要重新更改全路径，例如从DUT传给reference model的采样信号；
3）Agent的反复例化和句柄及参数传递；
4） IP验证平台相互之间以及IP验证平台和SoC验证平台的结构不一致导致的无法自动化脚本封装。
如公告号为CN113297017A的专利只是复用IP产生的激励信号用后门访问的方式给到SoC验证平台，即依然要通过重新设置后门完整路径；如公告号为CN115016783A的专利只是对UVM组件本身做了个概念划分和对sequence的复用，没有任何实质创新；如公告号为CN114444420A的专利，依然要多次重复实例化组件和接口，只是提供了一个脚本引擎大概的结构模板，实质上还是要针对不同的连接做手动更改。并且以上专利都未涉及Testbench的复用。目前没有一项无论对IP还是SoC来说都通用性高，复用性强，无需依赖层级关系变动而更改连接的验证平台。
发明内容
有鉴于此，本发明的目的在于提供一种免除路径连接的自动化UVM验证平台及其搭建方法及其搭建方法， 实现Testbench水平不同IP验证平台之间的复用以及垂直的IP验证平台向SoC验证平台的复用。
为实现上述目的，本发明一方面提供了一种免除路径连接的自动化UVM验证平台及其搭建方法，包括Testbench、UVM组件、UVM config文件、testcase和sequences；
所述Testbench包括外壳TOP模块和至少一个对象TOP模块；所述对象TOP模块包括DUT端口和interface，所述DUT端口与所述interface信号连接；所述对象TOP模块为可复用的模块；所述外壳TOP模块包括DUT包装、与所述DUT包装绑定的对象TOP指针、与所述DUT包装绑定的interface指针和时钟-复位；
所述DUT包装包括DUT的实例化；所述interface指针指向interface；所述对象TOP指针指向对象TOP模块；所述时钟-复位包括时钟和复位的基础激励；
所述UVM组件包括UVM Env模块、UVM Agent模块、reference model模块、scoreboard模块；所述interface与reference model模块绑定；
所述UVM config文件用于记录寄存器配置信息，所述testcase根据UVM config文件所记录的信息生成。
优选地，所述自动化UVM验证平台为SoC验证平台或IP验证平台，所述自动化UVM验证平台为IP验证平台。
优选地，所述自动化UVM验证平台为SoC验证平台，所述SoC验证平台还包括IP-TOP模块，所述IP-TOP模块为可复用的模块，所述外壳TOP模块与IP-TOP模块信号连接。
优选地，所述UVM Env模块为SoC Env模块，所述SoC Env模块包括与IP-TOP模块对应的IP Env模块，所述IP Env模块实例化在SoC Env模块内；所述SoC Env模块提供SoC验证环境，所述IP Env模块提供对应的IP验证环境；
所述UVM Agent模块包括UVM Driver模块和UVM Monitor模块，所述UVM Driver模块在IP验证环境中设定为UVM_ACTIVE模式，所述UVM Driver模块在SoC验证环境中根据使用情况设定为UVM_PASSIVE模式或者UVM_ACTIVE模式；所述UVM_ACTIVE模式为激励产生模式，所述UVM_PASSIVE模式为监测模式。
优选地，所述UVM config文件复用集成与IP-TOP模块对应的IP-config文件，所述IP-config文件用于记录对应的IP验证的寄存器配置信息。
本发明另一方面提供了一种上述的自动化UVM验证平台的搭建方法，包括如下步骤：
步骤S1：获取用户配置文件；
步骤S2：根据用户配置文件内的配置信息生成自动化UVM验证平台所需文件，所述自动化UVM验证平台所需文件至少包括：外壳TOP模块和对象TOP模块；所述生成自动化UVM验证平台所需文件具体为：复用已生成过的可复用文件或者创建未生成过的自动化UVM验证平台所需文件；
步骤S3：将步骤S2生成的所述自动化UVM验证平台所需文件移动或复制到对应的项目路径中。
优选地，所述用户配置文件包括：项目参数信息、RTL接口文件、可配置变量文件；所述可配置变量文件包括需要传递给testcase的变量；所述RTL接口文件包括IO列表。
优选地，步骤S2和步骤S3均通过全自动化脚本完成。
本发明的有益效果是：
1）本发明的验证平台在模块复用时无需改动组件或信号路径层次，不受DUT实例化位置和名称影响，可达到水平和垂直复用的目的，免除信号连接和路径声明的方法，无需重新例化和连接；
2）本发明的验证平台能利用全自动化脚本一键生成包含Testbench组件、UVM组件、UVM config文件、testcase以及sequence的验证平台，极大地提高了验证人员工作效率，并节省了计算机存储空间，验证环境可通过脚本渲染生成，整个验证环境手动更改代码率压缩至1%以下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本邻域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1和图2为本发明实施例中所公开的免除路径连接的自动化UVM验证平台的示意图；
图3为本发明实施例中所公开的免除路径连接的自动化UVM验证平台的搭建方法示意图；
图4为本发明实施例中所公开的免除路径连接的自动化UVM验证平台的用户配置文件示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本邻域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种不受层次变动影响的垂直和水平复用率高的自动化UVM验证平台， 响应用户设置的简单配置信息，包括Testbench（TB）名称、RTL接口文件和可配置变量文件及其他必要参数，通过脚本进行一键创建，实现Testbench水平不同IP之间以及垂直的IP向SoC集成的复用。
如图1和图2所示，本发明实施例中所公开的一种免除路径连接的自动化UVM验证平台，包括如下结构：通过脚本进行一键创建的Testbench，包括：外壳TOP模块、对象TOP模块、UVM组件、interface、UVM config文件、testcase、sequences，以及编译组织文件和makefile等相关文件。
对象TOP模块包括DUT端口和interface，DUT端口与interface信号连接；对象TOP模块为可复用的模块；外壳TOP模块包括DUT包装、与DUT包装绑定的对象TOP指针、与DUT包装绑定的interface指针和时钟-复位；DUT包装包括DUT的实例化；interface指针指向interface；对象TOP指针指向对象TOP模块；时钟-复位包括时钟和复位的基础激励；UVM组件包括UVM Env模块、UVM Agent模块（包含UVM driver和UVM monitor）、reference model模块、scoreboard模块；interface与reference model模块绑定；UVM config文件用于记录寄存器配置信息，testcase根据UVM config文件所记录的信息生成。
TB结构统一化，interface无需连接具体路径信号，Env利用上述不依赖于层级和名称的interface以及UVM自带的UVM_PASSIVE/UVM_ACTIVE agent句柄设置, 可快速完整实现水平及垂直方向的真正复用和自动化处理。
其中，用户设置的可配置变量文件指一个列出了所有tu需要传递给testcase的变量例如寄存器名称的文件；RTL接口文件指设计人员提供的包含方向、位宽和名称的IO列表；编译组织文件指传递给VCS等编译工具的组织所有文件编译路径和顺序的文件列表。
完成全自动复用的关键在于不依赖于层级和名称变动的TB和interface信号，采用一个用于仿真工具调用入口的只包含DUT包装和一些上层时钟和复位信号生成的外壳TOP和一个真正给激励并连接DUT的实际TOP（即对象TOP），用于采样的interface采用与DUT的基于system verilog的多重相对互连进行绑定，实现无缝无差别移植到不同的验证环境中。这种多重绑定方法可免除信号连接和路径声明。
Env可直接例化在TOP Env里，实现config/agent的复用, 而无需重复创建组建
Sequence由脚本统一生成，并生成一个基本的test case和一个random config的test case，这将覆盖到大多数的验证实例。并可直接复用在SoC。
所有验证平台可运行程序生成。
本发明的Testbench结构无论DUT如何例化变动，对象TOP模块都作为内部内容无需改动，而且interface和reference model模块与DUT之间为多重绑定：利用类似c语言的多重指针概念，将DUT作为第一指针指向interface， interface又作为第二指针，指向reference model模块，用此方法interface和reference model都将成为DUT的内部内容，在从IP到SoC的垂直复用时不存在连接路径，也无需重新例化，即它天然存在在DUT中，DUT在哪里例化，interface和reference model就在哪里。如图2所示，SoC采用和IP同样的两套TOP结构，实现TB结构统一化。并且在SoC验证时可以直接连接IP对应的对象TOP模块（即IP-TOP模块），从而实现TB的从IP到SoC的垂直复用。
另一方面，本实施例提出了一种IP Env模块向SoC Env模块的集成：直接例化IPEnv模块到SoC Env模块中，无需多次例化不同的agent，IP Env模块中的agent使用探针如宏定义的方式来区分：IP验证时设定为UVM_ACTIVE，SoC验证时设定为UVM_PASSIVE（视SoC使用情况而定，也可以设定为UVM_ACTIVE）。其中，UVM_ACTIVE为激励产生模式，UVM_PASSIVE为监测模式
为了实现Sequence和testcases的统一化，本实施例通过获取config文件的变量配置缺省值和随机化范围，产生统一的两个testcase，一是使用缺省值的基础test case，另一个是随机化的test case。
在一些实施例中，对实现功能类似的DUT验证时，如video IP验证，则均采用收取不同的IP-config文件来完成配置再调用driver最后将数据结果发送给reference model模块和scoreboard模块的流程；此实施例中抓取寄存器配置信息生成IP-config文件，统一规范化基本test case和全随机的test case，每个IP只是生成的IP-config文件配置内容不同，集成到SoC验证平台时可以直接使用对应的IP-config文件。
其他组织结构如UVM验证平台或仿真工具本身要求的结构为本领域技术人员所熟知，此处不再赘述。
如图3所示，本发明实施例中所公开的自动化UVM验证平台的搭建方法，包括如下步骤如图3所示：
步骤S1：获取用户配置文件；
执行shell命令，shell命令具体执行内容包括步骤S2和步骤S3
步骤S2：根据用户配置文件内的配置信息生成自动化UVM验证平台所需文件，具体包括：
复制原始样例文件及文件夹至项目工程路径，此实例中包含项目所需的libs和无需改动的样本文件。
根据用户配置文件内的配置信息用易于文本编辑的脚本语言（如python）生成自动化UVM验证平台所需其他文件，如外壳TOP模块、对象TOP模块、Env、config、sequencer、testcase、sequences、makefile、filelists等文件；
步骤S3：将步骤S2生成的自动化UVM验证平台所需文件移动或复制到对应的项目路径中。
在shell命令中，对于可复用的文件则直接进行复用。
请参考图4，在本实施例中的用户配置文件的一个示例包括项目参数信息、RTL接口文件、可配置变量文件、编译组织文件及其他本领域技术人员熟知的必要参数，如：
TB_NAME=XXX
VERSION=XXX
PARAMETER=XXX
RTL_PATH=XXX
RTL_NAME=XXX
REG_PATH=XXX
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (6)

1.一种免除路径连接的自动化UVM验证平台，其特征在于，包括Testbench、UVM组件、UVM config文件、testcase和sequences；
所述Testbench包括外壳TOP模块和至少一个对象TOP模块；所述对象TOP模块包括DUT端口和interface，所述DUT端口与所述interface信号连接；所述对象TOP模块为可复用的模块；所述外壳TOP模块包括DUT包装、与所述DUT包装绑定的对象TOP指针、与所述DUT包装绑定的interface指针和时钟-复位；
所述DUT包装包括DUT的实例化；所述interface指针指向interface；所述对象TOP指针指向对象TOP模块；所述时钟-复位包括时钟和复位的基础激励；
所述UVM组件包括UVM Env模块、UVM Agent模块、reference model模块、scoreboard模块；所述interface与reference model模块绑定；
所述UVM config文件用于记录寄存器配置信息，所述testcase根据UVM config文件所记录的信息生成；
所述自动化UVM验证平台为SoC验证平台，所述SoC验证平台还包括IP-TOP模块，所述IP-TOP模块为可复用的模块，所述外壳TOP模块与IP-TOP模块信号连接；
所述UVM Env模块为SoC Env模块，所述SoC Env模块包括与IP-TOP模块对应的IP Env模块，所述IP Env模块实例化在SoC Env模块内；所述SoC Env模块提供SoC验证环境，所述IP Env模块提供对应的IP验证环境；
所述UVM Agent模块包括UVM Driver模块和UVM Monitor模块，所述UVM Driver模块在IP验证环境中设定为UVM_ACTIVE模式，所述UVM Driver模块在SoC验证环境中根据使用情况设定为UVM_PASSIVE模式或者UVM_ACTIVE模式；所述UVM_ACTIVE模式为激励产生模式，所述UVM_PASSIVE模式为监测模式。
2.根据权利要求1所述的自动化UVM验证平台，其特征在于，所述自动化UVM验证平台为IP验证平台。
3.根据权利要求1所述的自动化UVM验证平台，其特征在于，所述UVM config文件复用与IP-TOP模块对应的IP-config文件，所述IP-config文件用于记录对应的IP验证的寄存器配置信息。
4.一种如权利要求1至3任一项所述的自动化UVM验证平台的搭建方法，其特征在于，包括如下步骤：
步骤S1：获取用户配置文件；
步骤S2：根据用户配置文件内的配置信息生成自动化UVM验证平台所需文件，所述自动化UVM验证平台所需文件至少包括：外壳TOP模块和对象TOP模块；所述生成自动化UVM验证平台所需文件具体为：复用已生成过的可复用文件或者创建未生成过的自动化UVM验证平台所需文件；
步骤S3：将步骤S2生成的所述自动化UVM验证平台所需文件移动或复制到对应的项目路径中。
5.根据权利要求4所述的搭建方法，其特征在于，所述用户配置文件包括：项目参数信息、RTL接口文件、可配置变量文件；所述可配置变量文件包括需要传递给testcase的变量；所述RTL接口文件包括IO列表。
6.根据权利要求4所述的搭建方法，其特征在于，步骤S2和步骤S3均通过全自动化脚本完成。
CN202310585230.8A 2023-05-23 2023-05-23 一种免除路径连接的自动化uvm验证平台及其搭建方法 Active CN116306388B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310585230.8A CN116306388B (zh) 2023-05-23 2023-05-23 一种免除路径连接的自动化uvm验证平台及其搭建方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310585230.8A CN116306388B (zh) 2023-05-23 2023-05-23 一种免除路径连接的自动化uvm验证平台及其搭建方法

Publications (2)

Publication Number Publication Date
CN116306388A CN116306388A (zh) 2023-06-23
CN116306388B true CN116306388B (zh) 2023-07-28

Family

ID=86822536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310585230.8A Active CN116306388B (zh) 2023-05-23 2023-05-23 一种免除路径连接的自动化uvm验证平台及其搭建方法

Country Status (1)

Country Link
CN (1) CN116306388B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115687108A (zh) * 2022-10-26 2023-02-03 山东云海国创云计算装备产业创新中心有限公司 基于uvm与fpv相结合的验证方法、平台、终端及存储介质

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2843214B1 (fr) * 2002-07-30 2008-07-04 Bull Sa Procede de verification fonctionnelle d'un modele de circuit integre pour constituer une plate-forme de verification, equipement emulateur et plate-forme de verification.
CN103823747B (zh) * 2012-11-16 2017-09-15 上海华虹集成电路有限责任公司 自动回归测试的方法
CN103838653A (zh) * 2012-11-27 2014-06-04 上海华虹集成电路有限责任公司 基于vmm ral的寄存器自动化验证方法
CN104657245B (zh) * 2013-11-20 2017-01-04 上海华虹集成电路有限责任公司 基于amba总线的模块级uvm验证平台的自动生成装置
US20180060453A1 (en) * 2016-08-24 2018-03-01 Raytheon Company Universal verification methodology (uvm) register abstraction layer (ral) painter
US10289779B2 (en) * 2017-04-18 2019-05-14 Raytheon Company Universal verification methodology (UVM) register abstraction layer (RAL) traffic predictor
CN109726507B (zh) * 2019-01-17 2023-04-18 湖南进芯电子科技有限公司 一种高效的多功能验证方法
CN110046387B (zh) * 2019-03-14 2022-04-08 广东工业大学 一种基于uvm的sm2模块验证平台及验证方法
CN111859834B (zh) * 2020-06-12 2023-04-14 苏州浪潮智能科技有限公司 一种基于uvm的验证平台开发方法、系统、终端及存储介质
CN112069074A (zh) * 2020-09-10 2020-12-11 上海明矽微电子有限公司 一种基于uvm的rfid标签芯片验证装置
CN112270149B (zh) * 2020-10-16 2023-05-23 山东云海国创云计算装备产业创新中心有限公司 验证平台自动化集成方法、系统及电子设备和存储介质
CN112486835B (zh) * 2020-12-11 2024-05-03 南京艾科朗克信息科技有限公司 应用于证券期货柜台的验证平台和方法
CN115190030A (zh) * 2022-06-30 2022-10-14 东风汽车集团股份有限公司 一种实现can fd的硬件装置和uvm验证平台
CN115576768A (zh) * 2022-11-09 2023-01-06 兰州大学 一种基于uvm的通用验证平台架构自动生成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115687108A (zh) * 2022-10-26 2023-02-03 山东云海国创云计算装备产业创新中心有限公司 基于uvm与fpv相结合的验证方法、平台、终端及存储介质

Also Published As

Publication number Publication date
CN116306388A (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
CN109684681B (zh) 应用uvm验证平台的高层次化验证方法
US8150673B1 (en) Partitioning a model in modeling environments
US7299155B2 (en) Method and apparatus for decomposing and verifying configurable hardware
US7055136B2 (en) Configurable debug system with dynamic menus
DE602004011320T2 (de) Verfahren und struktur zur entwicklung eines testprogramms für integrierte halbleiterschaltungen
Grahlmann et al. PEP—more than a Petri net tool
US6353806B1 (en) System level hardware simulator and its automation
US7367006B1 (en) Hierarchical, rules-based, general property visualization and editing method and system
EP1093619B1 (en) System and method for identifying finite state machines and verifying circuit designs
US20050177816A1 (en) Automatic generation of graphical program code for a graphical program based on the target platform of the graphical program
US5923567A (en) Method and device for test vector analysis
US7194726B2 (en) Method for automatically decomposing dynamic system models into submodels
US9785415B2 (en) Remote interface to logical instruments
US8381174B2 (en) Global variable structure in a graphical program
FR2843213A1 (fr) Procede et systeme d'etablissement automatique d'un modele global de simulation d'une architecture
US20070214178A1 (en) Multi-project verification environment
US8392878B2 (en) In-place structure in a graphical program
CN116306388B (zh) 一种免除路径连接的自动化uvm验证平台及其搭建方法
Dorsch et al. Adapting an SoC to ATE concurrent test capabilities
Bateman et al. Simulation of an integrated design and test environment for mixed signal integrated circuits
US10235868B2 (en) Embedded shared logical instrument
Doxsee et al. Synthesis of C++ software from verifiable CSPm specifications
Cavin et al. Design of integrated circuits: directions and challenges
US11334704B1 (en) System, method, and computer program product for mixed signal verification
Lu et al. Mixed-signal test development using open standard modeling and description languages

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant