CN116302901A - 一种通用验证方法学uvm验证平台的生成方法及装置 - Google Patents
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Abstract
本申请实施例公开了一种通用验证方法学UVM验证平台的生成方法及，利用脚本语言构建UVM验证平台需要的多个目标组件，定义多个目标组件中的变量和运行机制，建立多个目标组件之间的通信连接通道，实现多个目标组件之间的数据传输，添加多个目标组件的实例，生成应用于芯片验证的UVM验证平台。也就是说，本申请实施例提供的方法，能够利用脚本语言直接构建好UVM验证平台需要的通用组件及其相关的内容，直接生成UVM验证平台。由此可见，直接利用脚本语言生成具有统一框架的UVM验证平台，无需工作人员手动进行搭建，降低工作人员手动搭建UVM验证平台的时间，实现了简单高效的搭建UVM验证平台，提高芯片的验证效率，满足高效验证的需求。
Description
技术领域
本申请涉及计算机领域，尤其涉及一种通用验证方法学UVM验证平台的生成方法及装置。
背景技术
随着芯片领域的不断发展，为了控制芯片的制造成本，芯片前期设计过程中的验证环节至关重要。验证芯片中的模块是否能够如期正常工作，可以利用通用验证方法学UVM验证平台对芯片进行验证。
在具体验证芯片时，需要工作人员手动搭建UVM验证平台，并且芯片中包括的每个模块都需要进行验证，每个芯片中的模块很多，能够达到万量级，则需要工作人员手动搭建万量级的UVM验证平台，搭建效率低下，最终导致芯片验证效率低下，不能满足高效验证的需求。
发明内容
本申请实施例提供一种通用验证方法学UVM验证平台的生成方法和装置，能够提供一个通用的UVM验证平台，提高芯片的验证效率。
本申请实施例提供一种通用验证方法学UVM验证平台的生成方法，应用于芯片，所述方法包括：
利用脚本语言构建所述UVM验证平台需要的多个目标组件；
定义所述多个目标组件中的变量和运行机制；
建立所述多个目标组件之间的通信连接通道，实现所述多个目标组件之间的数据传输；
添加所述多个目标组件的实例；
生成所述UVM验证平台。
可选的，所述生成所述UVM验证平台包括：
接收在所述脚本语言中输入的所述芯片的模块名称，生成所述UVM验证平台。
可选的，在接收在所述脚本语言中输入的所述芯片的模块名称之前，所述方法还包括：
利用所述脚本语言建立所述芯片的模块名称与所述UVM验证平台之间的对应关系；
所述接收在所述脚本语言中输入的所述芯片的模块名称，生成所述UVM验证平台包括：
接收在所述脚本语言中输入的所述芯片的模块名称；
根据所述对应关系，生成所述芯片的模块对应的UVM验证平台。
可选的，所述通信连接通道为事务级模型TLM。
可选的，所述目标组件至少包括驱动器driver、监测器monitor、参考模型reference model、检查器scoreboard、变量存放器transaction、定序产生器sequence、定序器sequencer和封装器agent。
可选的，所述运行机制至少包括阶段phase机制、关闭objection机制和重载factory机制。
本申请实施例提供一种通用验证方法学UVM验证平台的生成装置，所述装置包括：
构建单元，用于利用脚本语言构建所述UVM验证平台需要的多个目标组件；
定义单元，用于定义所述多个目标组件中的变量和运行机制；
建立单元，用于建立所述多个目标组件之间的通信连接通道，实现所述多个目标组件之间的数据传输；
添加单元，用于添加所述多个目标组件的实例；
生成单元，用于生成所述UVM验证平台。
可选的，所述生成单元具体用于：
接收在所述脚本语言中输入的所述芯片的模块名称，生成所述UVM验证平台。
可选的，所述装置还包括：
对应关系建立单元，用于利用所述脚本语言建立所述芯片的模块名称与所述UVM验证平台之间的对应关系；
所述生成单元具体用于：
接收在所述脚本语言中输入的所述芯片的模块名称；
根据所述对应关系，生成所述芯片的模块对应的UVM验证平台。
可选的，所述通信连接通道为事务级模型TLM。
本申请实施例提供一种通用验证方法学UVM验证平台的生成方法，利用脚本语言构建UVM验证平台需要的多个目标组件，定义多个目标组件中的变量和运行机制，建立多个目标组件之间的通信连接通道，实现多个目标组件之间的数据传输，添加多个目标组件的实例，生成应用于芯片验证的UVM验证平台。也就是说，本申请实施例提供的方法，能够利用脚本语言直接构建好UVM验证平台需要的通用组件及其相关的内容，直接生成UVM验证平台。由此可见，直接利用脚本语言生成具有统一框架的UVM验证平台，无需工作人员手动进行搭建，降低工作人员手动搭建UVM验证平台的时间，实现了简单高效的搭建UVM验证平台，提高芯片的验证效率，满足高效验证的需求。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例提供的一种通用验证方法学UVM验证平台的生成方法的流程图；
图2为本申请实施例提供的一种UVM验证平台示意图；
图3为本申请实施例提供的一种phase机制示意图；
图4为本申请实施例提供的一种TLM示意图；
图5为本申请实施例提供的一种通用验证方法学UVM验证平台的生成装置的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着芯片领域的不断发展，为了控制芯片的制造成本，芯片前期设计过程中的验证环节至关重要。验证环节占据整个芯片设计流程的比例越来越大，。因此，提高芯片验证的效率已变得至关重要，而快速搭建一个强大、高效、灵活、可扩展性好的通用验证方法学(Universal Verification Methodology，UVM)验证平台是芯片成功的关键。
在具体验证芯片时，需要工作人员手动搭建UVM验证平台，手动创建UVM验证平台中所需的通用组件，手动定义通用组件中的运行机制以及手动建立通用组件的连接，并且由于芯片中包括的每个模块都需要进行验证，每个芯片中的模块很多，能够达到万量级，则需要工作人员手动搭建万量级的UVM验证平台，并且手动重复创建通用组件等步骤，由此导致搭建效率低下，最终导致芯片验证效率低下，不能满足高效验证的需求。
基于此，本申请实施例提供一种本申请实施例提供一种通用验证方法学UVM验证平台的生成方法，利用脚本语言构建UVM验证平台需要的多个目标组件，定义多个目标组件中的变量和运行机制，建立多个目标组件之间的通信连接通道，实现多个目标组件之间的数据传输，添加多个目标组件的实例，生成应用于芯片验证的UVM验证平台。也就是说，本申请实施例提供的方法，能够利用脚本语言直接构建好UVM验证平台需要的通用组件及其相关的内容，直接生成UVM验证平台。由此可见，直接利用脚本语言生成具有统一框架的UVM验证平台，无需工作人员手动进行搭建，降低工作人员手动搭建UVM验证平台的时间，实现了简单高效的搭建UVM验证平台，提高芯片的验证效率，满足高效验证的需求。
为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参见图1，该图为本申请实施例提供的一种通用验证方法学UVM验证平台的生成方法的流程图。本实施例提供的通用验证方法学UVM验证平台的生成方法应用于芯片，利用最终生成的UVM验证平台进行芯片中多个模块的验证。
本实施例提供的通用验证方法学UVM验证平台的生成方法包括如下步骤：
S101，利用脚本语言构建所述UVM验证平台需要的多个目标组件。
在本申请的实施例中，目标组件为UVM验证平台需要的通用组件(component或object)，通用组件可以是利用UVM验证平台进行芯片的多个模块的验证时，多个模块共同需要的组件。
目标组件至少包括驱动器driver、监测器monitor、参考模型reference model、检查器scoreboard、变量存放器transaction、定序产生器sequence、定序器sequencer、环境器env和封装器agent。
参考图2所示，为本申请实施例提供的一种UVM验证平台示意图。由图可以看出，UVM验证平台需要模拟芯片的验证(Design Under Test，DUT)情况。在进行芯片的验证时，需要给DUT施加激励，driver的功能是模拟各种模式的激励，将激励输出给DUT，负责驱动transition。scoreboard的功能是用于判断DUT的输出是否与预期相符合。monitor将监测DUT的行为，并将DUT的输出传递给scoreboard。reference model用于模拟DUT的行为，将产生的结果输出给scoreboard，最终用于与DUT输出结果进行对比。sequencer接收sequence中的数据，并将数据传递给driver，接收driver数据，将数据传递给sequence。sequence实现对transaction中的变量对随机和约束，并将数据传送到sequencer。transaction存放数据变量等信息，并在其中添加场景自动化field automation功能，实现复制copy，对比compare，打印print等功能。agent封装driver、monitor和sequencer，代表了不同的协议。整个env是将i_agent、o_agent、reference model和scoreboard再统一的封装在一起。
在本申请的实施例中，可以利用脚本语言自动构建通用验证方法学UVM验证平台需要的多个目标组件，例如driver、monitor、reference model、scoreboard等组件，也就是无需工作人员手动创建多个目标组件，是由脚本语言搭建一个创建目标组件的基本框架，作为UVM验证平台的基础。
S102，定义所述多个目标组件中的变量和运行机制。
在本申请的实施例中，在利用脚本语言自动构建多个目标组件之后，可以继续利用脚本语言定义多个目标组件中每个目标组件的变量和运行机制。
在每个目标组件中添加通用的变量以及定义每个目标组件中的运行机制，能够使得这些目标组件辅助UVM验证平台正常运行。
运行机制至少包括阶段phase机制、关闭objection机制和重载factory机制。
参考图3所示，为本申请实施例提供的phase机制示意图。phase机制包括以下步骤：建立阶段bulid_phase，连接阶段connect_phase，细化结束阶段end_of_elaboration_phase，开始模拟阶段start_of_simulation_phase，运行阶段run_phase，提炼阶段extract_phase，检查阶段check_phase，报告阶段report_phase和最终阶段final_phase。在执行phase机制内的多个步骤时，是按照预先设定的顺序自动执行的，可以利用脚本语言预先设定多个步骤的顺序。具体的，预先设定的顺序可以是图3中所示的顺序。
objection机制的作用是关闭UVM验证平台，可以利用关闭objection机制中的drop_objection告知关闭UVM验证平台，在使用drop_objection之前要先使用raise_objection。
factory机制的作用是重载功能，即在类中定义函数/任务时，并将其设置为virtual，那么就可以在这个类的子类中重载这个函数/任务，这样可以避免函数/任务的重写，减少冗余代码的生成。
S103，建立所述多个目标组件之间的通信连接通道。
在本申请的实施例中，可以利用脚本语言自动建立多个目标组件之间的通信连接通道，以便实现多个目标组件之间的数据传输。
作为一种可能的实现方式，通信连接通道可以为事务级模型(Transaction LevelModeling，TLM)。参考图4所示，为本申请实施例提供的一种TLM示意图。TLM中有put操作、get操作和transport操作来实现多个目标组件之间的数据传输。
可以直接利用TLM中的put操作、get操作和transport操作，并在这些操作中定义相应的函数/方法，通过这些函数/方法，实现各个组件之间的数据交互和传递。也就是说，在TLM中已经具有数据传输的框架的基础上，脚本语言可以直接利用TLM进行数据传输，节约定义其他数据传输通道的时间，提高效率。
参考图4A所示，为TLM中的put操作，数据流的传输方向为从动作发起者A传输至动作接收者B。参考图4B所示，为TLM中的get操作，数据流的传输方向为从动作接收者B传输至动作发起者A。参考图4C所示，为TLM中的transport操作，数据流的传输方向为在t时刻时从动作发起者A传输至动作接收者B，在t+△时刻时从动作接收者B传输至动作发起者A。
S104，添加所述多个目标组件的实例。
在本申请的实施例中，可以继续利用脚本语言为多个目标组件中的每个目标组件添加实例，使得最终得到的UVM平台可以正常运行。
S105，生成所述UVM验证平台。
在本申请的实施例中，在利用脚本语言构建UVM验证平台需要的多个目标组件，定义多个目标组件中的变量和运行机制，建立多个目标组件之间的通信连接通道并且在每个目标组件中添加实例之后，即已经完成了UVM验证平台的通用框架，可以直接生成UVM验证平台。
在本申请的实施例中，脚本语言可以是任意一种编程语言，例如tcl、shell、python等，是按照UVM验证平台所需的结构和UVM验证平台所需的SystemVerilog语言要求进行编写的。
在本申请的实施例中，在自动生成UVM验证平台时，可以是用户在脚本语言中输入芯片的模块名称，就可以自动生成一个通用的UVM验证平台，该UVM验证平台内包括通用的多个目标组件等，也就是说，该通用的UVM验证平台针对芯片中每个的模块都具有一致性，工作人员只需要在该通用的UVM验证平台的基础上，针对每个模块进行针对性的调整即可，能够无需工作人员前期手动搭建每个模块对应的UVM验证平台的重复步骤，也就是说，直接利用脚本语言生成具有统一框架的UVM验证平台，无需工作人员手动进行搭建，降低工作人员手动搭建UVM验证平台的时间，实现了简单高效的搭建UVM验证平台，提高芯片的验证效率，满足高效验证的需求。
在本申请的实施例中，针对不同的芯片，可能存在共同的相同的模块或针对同一芯片，不同的模块之间对应的UVM验证平台相同。此时可以针对这些共同的情况，在提供具有统一框架的通用的UVM验证平台的基础上，针对多个模块存在的共通情况，可以利用脚本语言自动生成进一步只对应这些模块的UVM验证平台，而不仅仅是一个通用的具有统一框架的验证平台。
具体的，可以利用脚本语言建立芯片的模块名称与UVM验证平台之间的对应关系，之后接收在脚本语言中输入的芯片的模块名称，根据对应关系，生成芯片的模块对应的UVM验证平台。
可以预先统计多个模块之间的共性，或多个芯片中存在的多个共同模块的共性，以便实现编写针对存在共性的模块对应的UVM验证平台的脚本语言。
由此可见，本申请实施例提供一种通用验证方法学UVM验证平台的生成方法，利用脚本语言构建UVM验证平台需要的多个目标组件，定义多个目标组件中的变量和运行机制，建立多个目标组件之间的通信连接通道，实现多个目标组件之间的数据传输，添加多个目标组件的实例，生成应用于芯片验证的UVM验证平台。也就是说，本申请实施例提供的方法，能够利用脚本语言直接构建好UVM验证平台需要的通用组件及其相关的内容，直接生成UVM验证平台。由此可见，直接利用脚本语言生成具有统一框架的UVM验证平台，无需工作人员手动进行搭建，降低工作人员手动搭建UVM验证平台的时间，实现了简单高效的搭建UVM验证平台，提高芯片的验证效率，满足高效验证的需求。
基于以上实施例提供的一种通用验证方法学UVM验证平台的生成方法，本申请实施例还提供了一种通用验证方法学UVM验证平台的生成装置，下面结合附图来详细说明其工作原理。
参见图5，该图为本申请实施例提供的一种通用验证方法学UVM验证平台的生成装置的结构框图。
本实施例提供的通用验证方法学UVM验证平台的生成装置500包括：
构建单元510，用于利用脚本语言构建所述UVM验证平台需要的多个目标组件；
定义单元520，用于定义所述多个目标组件中的变量和运行机制；
建立单元530，用于建立所述多个目标组件之间的通信连接通道，实现所述多个目标组件之间的数据传输；
添加单元540，用于添加所述多个目标组件的实例；
生成单元550，用于生成所述UVM验证平台。
可选地，所述生成单元具体用于：
接收在所述脚本语言中输入的所述芯片的模块名称，生成所述UVM验证平台。
可选地，所述装置还包括：
对应关系建立单元，用于利用所述脚本语言建立所述芯片的模块名称与所述UVM验证平台之间的对应关系；
所述生成单元具体用于：
接收在所述脚本语言中输入的所述芯片的模块名称；
根据所述对应关系，生成所述芯片的模块对应的UVM验证平台。
可选地，所述通信连接通道为事务级模型TLM。
可选地，所述目标组件至少包括驱动器driver、监测器monitor、参考模型reference model、检查器scoreboard、变量存放器transaction、定序产生器sequence、定序器sequencer和封装器agent。
可选地，所述运行机制至少包括阶段phase机制、关闭objection机制和重载factory机制。
当介绍本申请的各种实施例的元件时，冠词“一”、“一个”、“这个”和“所述”都意图表示有一个或多个元件。词语“包括”、“包含”和“具有”都是包括性的并意味着除了列出的元件之外，还可以有其它元件。
需要说明的是，本领域普通技术人员可以理解实现上述方法实施例中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法实施例的流程。其中，所述存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory,ROM)或随机存储记忆体(RandomAccess Memory,RAM)等。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元及模块可以是或者也可以不是物理上分开的。另外，还可以根据实际的需要选择其中的部分或者全部单元和模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种通用验证方法学UVM验证平台的生成方法，其特征在于，应用于芯片，所述方法包括：
利用脚本语言构建所述UVM验证平台需要的多个目标组件；
定义所述多个目标组件中的变量和运行机制；
建立所述多个目标组件之间的通信连接通道，实现所述多个目标组件之间的数据传输；
添加所述多个目标组件的实例；
生成所述UVM验证平台。
2.根据权利要求1所述的方法，其特征在于，所述生成所述UVM验证平台包括：
接收在所述脚本语言中输入的所述芯片的模块名称，生成所述UVM验证平台。
3.根据权利要求2所述的方法，其特征在于，在接收在所述脚本语言中输入的所述芯片的模块名称之前，所述方法还包括：
利用所述脚本语言建立所述芯片的模块名称与所述UVM验证平台之间的对应关系；
所述接收在所述脚本语言中输入的所述芯片的模块名称，生成所述UVM验证平台包括：
接收在所述脚本语言中输入的所述芯片的模块名称；
根据所述对应关系，生成所述芯片的模块对应的UVM验证平台。
4.根据权利要求1所述的方法，其特征在于，所述通信连接通道为事务级模型TLM。
5.根据权利要求1-4任意一项所述的方法，其特征在于，所述目标组件至少包括驱动器driver、监测器monitor、参考模型reference model、检查器scoreboard、变量存放器transaction、定序产生器sequence、定序器sequencer和封装器agent。
6.根据权利要求1-4任意一项所述的方法，其特征在于，所述运行机制至少包括阶段phase机制、关闭objection机制和重载factory机制。
7.一种通用验证方法学UVM验证平台的生成装置，其特征在于，所述装置包括：
构建单元，用于利用脚本语言构建所述UVM验证平台需要的多个目标组件；
定义单元，用于定义所述多个目标组件中的变量和运行机制；
建立单元，用于建立所述多个目标组件之间的通信连接通道，实现所述多个目标组件之间的数据传输；
添加单元，用于添加所述多个目标组件的实例；
生成单元，用于生成所述UVM验证平台。
8.根据权利要求7所述的装置，其特征在于，所述生成单元具体用于：
接收在所述脚本语言中输入的所述芯片的模块名称，生成所述UVM验证平台。
9.根据权利要求8所述的装置，其特征在于，所述装置还包括：
对应关系建立单元，用于利用所述脚本语言建立所述芯片的模块名称与所述UVM验证平台之间的对应关系；
所述生成单元具体用于：
接收在所述脚本语言中输入的所述芯片的模块名称；
根据所述对应关系，生成所述芯片的模块对应的UVM验证平台。
10.根据权利要求7所述的装置，其特征在于，所述通信连接通道为事务级模型TLM。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116795728A (zh) * | 2023-08-25 | 2023-09-22 | 中电科申泰信息科技有限公司 | 一种基于uvm的多核缓存一致性验证模组及方法 |
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2021
- 2021-12-06 CN CN202111479917.0A patent/CN116302901A/zh active Pending
Cited By (2)
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| CN116795728A (zh) * | 2023-08-25 | 2023-09-22 | 中电科申泰信息科技有限公司 | 一种基于uvm的多核缓存一致性验证模组及方法 |
| CN116795728B (zh) * | 2023-08-25 | 2023-10-27 | 中电科申泰信息科技有限公司 | 一种基于uvm的多核缓存一致性验证模组及方法 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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