CN116301936B - 一种fpga配置文件加速固化系统及方法 - Google Patents

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Abstract

本发明涉及文件固化技术领域，公开了一种FPGA配置文件加速固化系统及方法；包括FPGA芯片、缓冲器、JTAG接口和配置芯片；FPGA芯片包括CPU软核、锁相环、片内时钟和RAM模块，RAM模块接入CPU软核，片内时钟通过锁相环接入CPU软核；CPU软核与配置芯片之间通过QSPI协议建立通信；CPU软核通过缓冲器与JTAG接口相连；上位机通过仿真器接入JTAG接口，并为FPGA芯片内下载可执行文件，CPU软核运行可执行文件与上位机建立通信；本发明通过FPGA芯片对写入配置芯片进行回读，并在FPGA芯片内部进行校验的方式缩短固化时间，同时通过回读及CRC校验计算确保配置文件写入配置芯片的准确性。

Description

一种FPGA配置文件加速固化系统及方法
技术领域
本发明属于文件固化技术领域，涉及一种FPGA配置文件加速固化系统及方法。
背景技术
大规模现场可编程门阵列(以下简称FPGA)器件目前被广泛应用在工业控制的多个领域。在实际应用中，对计算能力、数据带宽、逻辑复杂度的要求越来越高。目前，业内多采用基于SRAM工艺的FPGA来解决这些问题。这种FPGA不具备静态存储特性，每次上电后，都需要从配置芯片内读取配置文件，并加载至片内SRAM执行，从而实现具体的功能。随着FPGA内部逻辑资源的增加，配置文件的长度也越来越大。将配置文件固化到配置芯片的时间也越来越长。
目前市面上，通常采用FPGA厂商提供的工具来实现配置文件的固化功能。但是该工具兼容的FPGA芯片种类大多，没有针对具体FPGA型号进行设计，导致固化时间过长，降低了产品开发阶段的研发效率，也降低了产品在量产阶段的生产效率。
发明内容
本发明解决的技术问题在于提供一种FPGA配置文件加速固化系统及方法，通过FPGA芯片对写入配置芯片进行回读，并在FPGA芯片内部进行校验的方式缩短固化时间，同时通过回读及CRC校验计算确保配置文件写入配置芯片的准确性。
本发明是通过以下技术方案来实现：
一种FPGA配置文件加速固化系统，包括FPGA芯片、缓冲器、JTAG接口和配置芯片；FPGA芯片包括CPU软核、锁相环、片内时钟和RAM模块，RAM模块接入CPU软核，片内时钟通过锁相环接入CPU软核；
CPU软核与配置芯片之间通过QSPI协议建立通信；CPU软核通过缓冲器与JTAG接口相连；上位机通过仿真器接入JTAG接口，并为FPGA芯片内下载可执行文件，CPU软核运行可执行文件与上位机建立通信；
上位机通过运行TCL脚本将需要写入配置芯片的配置文件分包为多个单包数据，将单包数据发送至CPU软核，同时对发送单包数据进行CRC校验计算；CPU软核将单包数据暂存至RAM模块内，同时对接收的单包数据进行CRC校验计算；
CPU软核将RAM模块内的单包数据通过QSPI协议写入配置芯片；CPU软核回读写入配置芯片内的单包数据并将其与RAM模块内的单包数据进行校验；
所有单包数据写入完成后，上位机完成全部单包数据的CRC校验计算并获得发送CRC校验码，CPU软核完成全部单包数据的CRC校验计算并获得接收CRC校验码；上位机将发送CRC校验码发送至CPU软核，由CPU软核对发送CRC校验码与接收CRC校验码进行校验，两者一致时，完成配置文件的固化。
进一步地，所述FPGA芯片型号为XC7VX690T-2FFG1761I，FPGA芯片由FPGA芯片U55-1和U55-4组成；
FPGA芯片U55-1的M10接输入电压端子VCC_1V8；M10、T11、N11和Y21引脚相连；
Y21引脚还接贴片电容C126，贴片电容C126与贴片磁珠L6的一端相连且接地；贴片磁珠L6的另一端与Y20引脚相连；
N10引脚与配置芯片U56的第六引脚，以及贴片电阻R645的一端相连；贴片电阻R645的一端还与贴片电容C1264的一端相连；贴片电容C1264的另一端接地；贴片电阻R645的另一端接输入电压端子VCC_1V8；
AG11引脚与贴片电阻R639一端、贴片电容C248一端、信号端子1V8_INIT0#相连，贴片电阻R639的另一端接输入电压端子VCC_1V8，贴片电容C248另一端接地；
AJ11引脚接贴片电容C1263一端、贴片电阻R640一端，贴片电容C1263另一端接地，贴片电阻R640另一端接输入电压端子VCC_1V8；
AL11引脚接贴片电阻R471一端、信号端子1V8_DONE0，贴片电阻R471另一端接输入电压端子VCC_1V8；
AJ10引脚接贴片电阻R641一端、贴片电阻R642一端，贴片电阻R641另一端接输入电压端子VCC_1V8，贴片电阻R642另一端接地；
AK10引脚接贴片电阻R643一端、贴片电阻R644一端；
AL10引脚接贴片电阻R646一端、贴片电阻R647一端；
电阻R643另一端、电阻R646另一端和贴片电阻R641另一端相连，贴片电阻R644另一端、贴片电阻R647另一端和贴片电阻R642另一端相连；
P10引脚与贴片电容C1168一端相连，贴片电容C1168另一端接地；
FPGA芯片U55-4的AF28、AH32、AJ29、AK36、AL33、AM30和AN37引脚相连且接输入电压端子VCC_1V8；
AM36引脚与配置芯片U56的第五引脚相连；
AN36引脚与配置芯片U56的第二引脚相连；
AJ36引脚与配置芯片U56的第三引脚相连；
AJ37引脚与配置芯片U56的第七引脚相连；
AL36引脚与配置芯片U56的第一引脚相连；
AP36引脚接贴片电阻R637一端相连，贴片电阻R637另一端接地。
进一步地，缓冲器型号为SN74ALVC244PWR，缓冲器与JTAG接口相连；
缓冲器U62的第九引脚与FPGA芯片U55-1的T10引脚相连；
缓冲器U62的第十三引脚与FPGA芯片U55-1的R10引脚相连；
缓冲器U62的第十八引脚与FPGA芯片U55-1的P11引脚相连；
缓冲器U62的第十四引脚与FPGA芯片U55-1的P10引脚相连；
缓冲器U62的第二和第四引脚相连且接JTAG接口J2的第六引脚、贴片电阻R410一端；
缓冲器U62的第六和第八引脚相连且接JTAG接口J2的第三引脚、贴片电阻R419一端；
缓冲器U62的第十一引脚接JTAG接口J2的第五引脚、贴片电阻R445一端；贴片电阻R410、R419和R445相连且接输入电压端子VCC_1V8；
缓冲器U62的第七引脚接JTAG接口J2的第四引脚；
JTAG接口J2的第一引脚接输入电压端子VCC_1V8；JTAG接口J2的第二引脚接地；
缓冲器U62的第二十引脚接输入电压端子VCC_1V8和贴片电容C1238一端，贴片电容C1238另一端接地；
缓冲器U62的第十、十九引脚接地。
进一步地，配置芯片型号为N25Q256A11EF840E；配置芯片U56的第八引脚接输入电压端子VCC_1V8和贴片电容C1265一端，贴片电容C1265另一端接地；配置芯片U56的第四和第八引脚均接地。
进一步地，CRC校验计算采用CRC-32校验算法，CRC-32校验算法的校验多项式为：
X32+X26+X23+X22+X16+X12+X11+X10+X8+X7+X5+X4+X2+X+1；X为bit位；CRC校验码的初始值为全0。
进一步地，单包数据的最大长度为1024字节。
一种FPGA配置文件加速固化系统的固化方法，包括如下步骤：
S1、上位机通过仿真器为FPGA芯片下载可执行文件；
S2、上位机运行TCL脚本将配置文件分包为多个单包数据；
S3、FPGA芯片运行可执行文件与上位机通信；FPGA芯片的CPU软核获取上位机内单包数据的数量；
S4、上位机将单包数据发送至CPU软核，同时对发送的单包数据进行CRC校验计算；
S5、CPU软核将接收的单包数据暂存至FPGA芯片的RAM模块，同时对接收的单包数据进行CRC校验计算；
S6、CPU软核读取配置芯片的ID，检查FPGA芯片与配置芯片的连接状态；
S7、CPU软核将RAM模块内的单包数据通过QSPI协议写入配置芯片，CPU软核回读单包数据，并校验回读的单包数据与RAM模块内的单包数据的一致性；
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机；
否则，继续进行配置文件的固化，新的单包数据直接覆盖RAM模块中的单包数据；
S8、CPU软核判断全部的单包数据是否写入完成；
若未完成，继续执行步骤S4；
若写入完成，上位机完成对所有发送的单包数据的CRC校验计算，并获得发送CRC校验码；CPU软核完成对所有接收的单包数据的CRC校验计算，并获得接收CRC校验码；
S9、上位机将发送CRC校验码发送至CPU软核，由CPU软核校验发送CRC校验码和接收CRC校验码是否一致；
若一致，FPGA芯片完成配置文件固化，由上位机输出配置文件固化结果；
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机。
进一步地，所述S3中，FPGA芯片还包括锁相环和片内时钟，片内时钟通过锁相环接入CPU软核。
进一步地，所述S2中，单包数据的最大长度为1024字节。
进一步地，所述S4、S5和S8中，CRC校验计算采用CRC-32校验算法，CRC-32校验算法的校验多项式为：
X32+X26+X23+X22+X16+X12+X11+X10+X8+X7+X5+X4+X2+X+1；X为bit位；CRC校验码的初始值为全0。
与现有技术相比，本发明具有以下有益的技术效果：
1、本发明提供的FPGA配置文件加速固化系统及方法，由FPGA芯片的CPU软核直接操作配制芯片，在配置芯片上进行读写数据，在对写入配置芯片内的单包数据进行校验时，以CPU软核回读的形式将回读的单包数据与暂存在RAM模块内的单包数据进行比对校验，无需将配置芯片的全部数据发送至上位机，省去了CPU软核与上位机之间通信传输环节；同时，通过CPU软核回读的方式能够确保配置文件的单包数据在写入过程的准确性；再结合上位机向FPGA芯片发送单包数据时进行CRC校验计算，CPU软核将单包数据写入配置芯片时进行CRC校验计算，分别获得的发送CRC校验码和接收CRC校验码，判断整个配置文件写入的准确性。
2、本发明提供的FPGA配置文件加速固化系统及方法，FPGA芯片与配置芯片采用QSPI协议通信，QSPI协议为四线制，同一时间可发送4bit数据(0.5字节数据)，可以缩短单字节数据的传输时间，提高固化配置文件的工作效率；FPGA与配置芯片交互的QSPI接口工作时钟为100MHz，可以充分发挥配置芯片的工作性能，缩短单bit数据传输时间。
附图说明
图1为本发明的硬件连接示意图；
图2为FPGA芯片的内部结构意图；
图3为FPGA芯片U55-1的电路图；
图4为FPGA芯片U55-4的电路图；
图5为配置芯片U56的电路图；
图6为JTAG接口J2的电路图；
图7为实施例1配置文件固化完成后，上位机输出的固化结果图。
具体实施方式
下面结合附图对本发明做进一步详细描述，所述是对本发明的解释而不是限定。
如图1和图2所示，本发明公开了一种FPGA配置文件加速固化系统，包括FPGA芯片、缓冲器、JTAG接口和配置芯片；FPGA芯片包括CPU软核、锁相环、片内时钟和RAM模块，RAM模块接入CPU软核，片内时钟通过锁相环接入CPU软核。CPU软核为MicroBlaze嵌入式软核，MicroBlaze嵌入式软核为32位RISC微处理器，工作时钟为100MHz。所述片内时钟为RC振荡器，典型输出频率为65MHz时钟。锁相环将片内时钟输入的65MHz时钟转换为100MHz，为CPU软核提供工作时钟。
CPU软核与配置芯片之间通过QSPI协议建立通信；CPU软核通过缓冲器与JTAG接口相连；上位机通过仿真器接入JTAG接口，并为FPGA芯片内下载可执行文件，CPU软核运行可执行文件与上位机建立通信。
具体的，可执行文件为flash_programmer可执行程序，CPU软核运行flash_programmer可执行程序与上位机建立通信。上位机内还装有TCL脚本，上位机可通过运行TCL脚本，检测上位机与仿真器、FPGA芯片的连接状态；还能够通过运行TCL脚本将需要写入配置芯片的配置文件分包为多个最大长度为1024字节的单包数据。
上位机通过运行TCL脚本将需要写入配置芯片的配置文件分包为多个单包数据，单包数据的最大长度为1024字节。将单包数据发送至CPU软核，同时对发送单包数据进行CRC校验计算；CPU软核将单包数据暂存至RAM模块内，同时对接收的单包数据进行CRC校验计算，CPU软核将RAM模块内的单包数据通过QSPI协议写入配置芯片；CPU软核回读写入配置芯片内的单包数据并将其与RAM模块内的单包数据进行校验，确包写入的单包数据的准确性；所有单包数据写入完成后，上位机完成全部单包数据的CRC校验计算并获得发送CRC校验码，CPU软核完成全部单包数据的CRC校验计算并获得接收CRC校验码；上位机将发送CRC校验码发送至CPU软核，由CPU软核对发送CRC校验码与接收CRC校验码进行校验，两者一致时，完成配置文件的固化；确保写入的整个文件的准确性。
所述FPGA芯片型号为XC7VX690T-2FFG1761I，FPGA芯片由FPGA芯片U55-1和U55-4组成。
FPGA芯片U55-1的M10接输入电压端子VCC_1V8；M10、T11、N11和Y21引脚相连。
Y21引脚还接贴片电容C126，贴片电容C126与贴片磁珠L6的一端相连且接地；贴片磁珠L6的另一端与Y20引脚相连。
N10引脚与配置芯片U56的第六引脚，以及贴片电阻R645的一端相连；贴片电阻R645的一端还与贴片电容C1264的一端相连；贴片电容C1264的另一端接地；贴片电阻R645的另一端接输入电压端子VCC_1V8。
AG11引脚与贴片电阻R639一端、贴片电容C248一端、信号端子1V8_INIT0#相连，贴片电阻R639的另一端接输入电压端子VCC_1V8，贴片电容C248另一端接地。
AJ11引脚接贴片电容C1263一端、贴片电阻R640一端，贴片电容C1263另一端接地，贴片电阻R640另一端接输入电压端子VCC_1V8。
AL11引脚接贴片电阻R471一端、信号端子1V8_DONE0，贴片电阻R471另一端接输入电压端子VCC_1V8。
AJ10引脚接贴片电阻R641一端、贴片电阻R642一端，贴片电阻R641另一端接输入电压端子VCC_1V8，贴片电阻R642另一端接地。
AK10引脚接贴片电阻R643一端、贴片电阻R644一端。
AL10引脚接贴片电阻R646一端、贴片电阻R647一端。
电阻R643另一端、电阻R646另一端和贴片电阻R641另一端相连，贴片电阻R644另一端、贴片电阻R647另一端和贴片电阻R642另一端相连。
P10引脚与贴片电容C1168一端相连，贴片电容C1168另一端接地。
缓冲器型号为SN74ALVC244PWR，缓冲器与JTAG接口相连。
缓冲器U62的第九引脚与FPGA芯片U55-1的T10引脚相连。
缓冲器U62的第十三引脚与FPGA芯片U55-1的R10引脚相连。
缓冲器U62的第十八引脚与FPGA芯片U55-1的P11引脚相连。
缓冲器U62的第十四引脚与FPGA芯片U55-1的P10引脚相连。
缓冲器U62的第二和第四引脚相连且接JTAG接口J2的第六引脚、贴片电阻R410一端。
缓冲器U62的第六和第八引脚相连且接JTAG接口J2的第三引脚、贴片电阻R419一端。
缓冲器U62的第十一引脚接JTAG接口J2的第五引脚、贴片电阻R445一端；贴片电阻R410、R419和R445相连且接输入电压端子VCC_1V8。
缓冲器U62的第七引脚接JTAG接口J2的第四引脚。
JTAG接口J2的第一引脚接输入电压端子VCC_1V8；JTAG接口J2的第二引脚接地。
缓冲器U62的第二十引脚接输入电压端子VCC_1V8和贴片电容C1238一端，贴片电容C1238另一端接地。
缓冲器U62的第十、十九引脚接地。
FPGA芯片U55-4的AF28、AH32、AJ29、AK36、AL33、AM30和AN37引脚相连且接输入电压端子VCC_1V8。
AM36引脚与配置芯片U56的第五引脚相连。
AN36引脚与配置芯片U56的第二引脚相连。
AJ36引脚与配置芯片U56的第三引脚相连。
AJ37引脚与配置芯片U56的第七引脚相连。
AL36引脚与配置芯片U56的第一引脚相连。
AP36引脚接贴片电阻R637一端相连，贴片电阻R637另一端接地。
配置芯片型号为N25Q256A11EF840E；配置芯片U56的第八引脚接输入电压端子VCC_1V8和贴片电容C1265一端，贴片电容C1265另一端接地；配置芯片U56的第四和第八引脚均接地。
CRC校验计算采用CRC-32校验算法，CRC-32校验算法的校验多项式为：
X32+X26+X23+X22+X16+X12+X11+X10+X8+X7+X5+X4+X2+X+1；X为bit位；CRC校验码的初始值为全0。
本发明还公开了一种FPGA配置文件加速固化方法，包括如下步骤：
S1、上位机通过仿真器为FPGA芯片下载可执行文件。
S2、上位机运行TCL脚本将配置文件分包为多个单包数据，单包数据的最大长度为1024字节。
S3、FPGA芯片运行可执行文件与上位机通信；FPGA芯片的CPU软核获取上位机内单包数据的数量。
S4、上位机将单包数据发送至CPU软核，同时对发送的单包数据进行CRC校验计算。
S5、CPU软核将接收的单包数据暂存至FPGA芯片的RAM模块，同时对接收的单包数据进行CRC校验计算。
S6、CPU软核读取配置芯片的ID，检查FPGA芯片与配置芯片的连接状态。
S7、CPU软核将RAM模块内的单包数据通过QSPI协议写入配置芯片，CPU软核回读单包数据，并校验回读的单包数据与RAM模块内的单包数据的一致性。
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机。
否则，继续进行配置文件的固化，新的单包数据直接覆盖RAM模块中的单包数据。
S8、CPU软核判断全部的单包数据是否写入完成。
若未完成，继续执行步骤S4。
若写入完成，上位机完成对所有发送的单包数据的CRC校验计算，并获得发送CRC校验码；CPU软核完成对所有接收的单包数据的CRC校验计算，并获得接收CRC校验码。
S9、上位机将发送CRC校验码发送至CPU软核，由CPU软核校验发送CRC校验码和接收CRC校验码是否一致。
若一致，FPGA芯片完成配置文件固化，由上位机输出配置文件固化结果。
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机。
所述S3中，FPGA芯片还包括锁相环和片内时钟，片内时钟通过锁相环接入CPU软核。
所述S4、S5和S8中，CRC校验计算采用CRC-32校验算法，CRC-32校验算法的校验多项式为：
X32+X26+X23+X22+X16+X12+X11+X10+X8+X7+X5+X4+X2+X+1；X为bit位；CRC校验码的初始值为全0。
按照图3至6以及上述的连接关系搭建本发明的FPGA配置文件加速固化系统；其中JTAG接口J2的工作时钟为30MHz。
下面提供具体的实施例。
实施例1
本发明公开了一种FPGA配置文件加速固化的方法，在硬件部分的基础上，固化大小为74,392,219字节的文件，文件中包含3个版本的配置文件。具体的固化过程如下：
S1、上位机通过仿真器为FPGA芯片下载可执行文件。
S2、上位机运行TCL脚本将大小为74,392,219字节的配置文件分包为72,648个长度为1024字节的单包数据和1个长度为667字节的单包数据；其中，一个单包数据的最大长度为1024字节。
S3、FPGA芯片运行可执行文件与上位机通信；FPGA芯片的CPU软核获取上位机内单包数据的数量。
S4、上位机将单包数据发送至CPU软核，同时对发送的单包数据进行CRC校验计算。
S5、CPU软核将接收的单包数据暂存至FPGA芯片的RAM模块，同时对接收的单包数据进行CRC校验计算。
S6、CPU软核读取配置芯片的ID(0x200xBB0x2A)，检查FPGA芯片与配置芯片的连接状态。
S7、CPU软核将RAM模块内的单包数据通过QSPI协议写入配置芯片，CPU软核回读单包数据，并校验回读的单包数据与RAM模块内的单包数据的一致性。
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机。
否则，继续进行配置文件的固化，新的单包数据直接覆盖RAM模块中的单包数据。
S8、CPU软核判断全部的单包数据是否写入完成。
若未完成，继续执行步骤S4。
若写入完成，上位机完成对所有发送的单包数据的CRC校验计算，并获得发送CRC校验码；CPU软核完成对所有接收的单包数据的CRC校验计算，并获得接收CRC校验码。
S9、上位机将发送CRC校验码发送至CPU软核，由CPU软核校验发送CRC校验码和接收CRC校验码是否一致。
若一致，FPGA芯片完成配置文件固化，由上位机输出配置文件固化结果；固化结果如图1。
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机。
采用本发明中的固化方法后，固化配置文件的时长为23分钟；相较于采用传统固化方式固化本实施例1中的配置文件所需时长为40分钟，固化时间缩短了42.5％。
以上给出的实施例是实现本发明较优的例子，本发明不限于上述实施例。本领域的技术人员根据本发明技术方案的技术特征所做出的任何非本质的添加、替换，均属于本发明的保护范围。

Claims (6)

1.一种FPGA配置文件加速固化系统，其特征在于，包括FPGA芯片、缓冲器、JTAG接口和配置芯片；FPGA芯片包括CPU软核、锁相环、片内时钟和RAM模块，RAM模块接入CPU软核，片内时钟通过锁相环接入CPU软核；
CPU软核与配置芯片之间通过QSPI协议建立通信；CPU软核通过缓冲器与JTAG接口相连；上位机通过仿真器接入JTAG接口，并为FPGA芯片内下载可执行文件，CPU软核运行可执行文件与上位机建立通信；
上位机通过运行TCL脚本将需要写入配置芯片的配置文件分包为多个单包数据，将单包数据发送至CPU软核，同时对发送单包数据进行CRC校验计算；CPU软核将单包数据暂存至RAM模块内，同时对接收的单包数据进行CRC校验计算；
CPU软核将RAM模块内的单包数据通过QSPI协议写入配置芯片；CPU软核回读写入配置芯片内的单包数据并将其与RAM模块内的单包数据进行校验；
所有单包数据写入完成后，上位机完成全部单包数据的CRC校验计算并获得发送CRC校验码，CPU软核完成全部单包数据的CRC校验计算并获得接收CRC校验码；上位机将发送CRC校验码发送至CPU软核，由CPU软核对发送CRC校验码与接收CRC校验码进行校验，两者一致时，完成配置文件的固化；
所述FPGA芯片型号为XC7VX690T-2FFG1761I，FPGA芯片由FPGA芯片U55-1和U55-4组成；
FPGA芯片U55-1的M10接输入电压端子VCC_1V8；M10、T11、N11和Y21引脚相连；
Y21引脚还接贴片电容C126，贴片电容C126与贴片磁珠L6的一端相连且接地；贴片磁珠L6的另一端与Y20引脚相连；
N10引脚与配置芯片U56的第六引脚，以及贴片电阻R645的一端相连；贴片电阻R645的一端还与贴片电容C1264的一端相连；贴片电容C1264的另一端接地；贴片电阻R645的另一端接输入电压端子VCC_1V8；
AG11引脚与贴片电阻R639一端、贴片电容C248一端、信号端子1V8_INIT0#相连，贴片电阻R639的另一端接输入电压端子VCC_1V8，贴片电容C248另一端接地；
AJ11引脚接贴片电容C1263一端、贴片电阻R640一端，贴片电容C1263另一端接地，贴片电阻R640另一端接输入电压端子VCC_1V8；
AL11引脚接贴片电阻R471一端、信号端子1V8_DONE0，贴片电阻R471另一端接输入电压端子VCC_1V8；
AJ10引脚接贴片电阻R641一端、贴片电阻R642一端，贴片电阻R641另一端接输入电压端子VCC_1V8，贴片电阻R642另一端接地；
AK10引脚接贴片电阻R643一端、贴片电阻R644一端；
AL10引脚接贴片电阻R646一端、贴片电阻R647一端；
电阻R643另一端、电阻R646另一端和贴片电阻R641另一端相连，贴片电阻R644另一端、贴片电阻R647另一端和贴片电阻R642另一端相连；
P10引脚与贴片电容C1168一端相连，贴片电容C1168另一端接地；
FPGA芯片U55-4的AF28、AH32、AJ29、AK36、AL33、AM30和AN37引脚相连且接输入电压端子VCC_1V8；
AM36引脚与配置芯片U56的第五引脚相连；
AN36引脚与配置芯片U56的第二引脚相连；
AJ36引脚与配置芯片U56的第三引脚相连；
AJ37引脚与配置芯片U56的第七引脚相连；
AL36引脚与配置芯片U56的第一引脚相连；
AP36引脚接贴片电阻R637一端相连，贴片电阻R637另一端接地。
2.根据权利要求1所述的一种FPGA配置文件加速固化系统，其特征在于，缓冲器型号为SN74ALVC244PWR，缓冲器与JTAG接口相连；
缓冲器U62的第九引脚与FPGA芯片U55-1的T10引脚相连；
缓冲器U62的第十三引脚与FPGA芯片U55-1的R10引脚相连；
缓冲器U62的第十八引脚与FPGA芯片U55-1的P11引脚相连；
缓冲器U62的第十四引脚与FPGA芯片U55-1的P10引脚相连；
缓冲器U62的第二和第四引脚相连且接JTAG接口J2的第六引脚、贴片电阻R410一端；
缓冲器U62的第六和第八引脚相连且接JTAG接口J2的第三引脚、贴片电阻R419一端；
缓冲器U62的第十一引脚接JTAG接口J2的第五引脚、贴片电阻R445一端；贴片电阻R410、R419和R445相连且接输入电压端子VCC_1V8；
缓冲器U62的第七引脚接JTAG接口J2的第四引脚；
JTAG接口J2的第一引脚接输入电压端子VCC_1V8；JTAG接口J2的第二引脚接地；
缓冲器U62的第二十引脚接输入电压端子VCC_1V8和贴片电容C1238一端，贴片电容C1238另一端接地；
缓冲器U62的第十、十九引脚接地。
3.根据权利要求1所述的一种FPGA配置文件加速固化系统，其特征在于，配置芯片型号为N25Q256A11EF840E；配置芯片U56的第八引脚接输入电压端子VCC_1V8和贴片电容C1265一端，贴片电容C1265另一端接地；配置芯片U56的第四和第八引脚均接地。
4.根据权利要求1所述的一种FPGA配置文件加速固化系统，其特征在于，CRC校验计算采用CRC-32校验算法，CRC-32校验算法的校验多项式为：
X32+X26+X23+X22+X16+X12+X11+X10+X8+X7+X5+X4+X2+X+1；X为bit位；CRC校验码的初始值为全0。
5.根据权利要求1所述的一种FPGA配置文件加速固化系统，其特征在于，单包数据的最大长度为1024字节。
6.一种FPGA配置文件加速固化系统的固化方法，应用于权利要求1所述的FPGA配置文件加速固化系统，其特征在于，包括如下步骤：
S1、上位机通过仿真器为FPGA芯片下载可执行文件；
S2、上位机运行TCL脚本将配置文件分包为多个单包数据；
S3、FPGA芯片运行可执行文件与上位机通信；FPGA芯片的CPU软核获取上位机内单包数据的数量；
S4、上位机将单包数据发送至CPU软核，同时对发送的单包数据进行CRC校验计算；
S5、CPU软核将接收的单包数据暂存至FPGA芯片的RAM模块，同时对接收的单包数据进行CRC校验计算；
S6、CPU软核读取配置芯片的ID，检查FPGA芯片与配置芯片的连接状态；
S7、CPU软核将RAM模块内的单包数据通过QSPI协议写入配置芯片，CPU软核回读单包数据，并校验回读的单包数据与RAM模块内的单包数据的一致性；
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机；
否则，继续进行配置文件的固化，新的单包数据直接覆盖RAM模块中的单包数据；
S8、CPU软核判断全部的单包数据是否写入完成；
若未完成，继续执行步骤S4；
若写入完成，上位机完成对所有发送的单包数据的CRC校验计算，并获得发送CRC校验码；CPU软核完成对所有接收的单包数据的CRC校验计算，并获得接收CRC校验码；
S9、上位机将发送CRC校验码发送至CPU软核，由CPU软核校验发送CRC校验码和接收CRC校验码是否一致；
若一致，FPGA芯片完成配置文件固化，由上位机输出配置文件固化结果；
若不一致，CPU软核置错误标志并停止配置文件固化，CPU软核将故障信息发送至上位机。
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